JPS586571A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS586571A JPS586571A JP56104829A JP10482981A JPS586571A JP S586571 A JPS586571 A JP S586571A JP 56104829 A JP56104829 A JP 56104829A JP 10482981 A JP10482981 A JP 10482981A JP S586571 A JPS586571 A JP S586571A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、キャッシュ記憶回路を伴なうマルチプロセッ
サシステム、さらに詳しく云えば命令続出用とデー−読
出書込用の２つのキャッシュ記憶回路を持ち、主記憶装
置を複数の処理装置で共有するデータ処理装置Ｋｌｌす
る。
サシステム、さらに詳しく云えば命令続出用とデー−読
出書込用の２つのキャッシュ記憶回路を持ち、主記憶装
置を複数の処理装置で共有するデータ処理装置Ｋｌｌす
る。
最初にこの種の装置の最も一般的な構成を示しその動作
を説明する。
を説明する。
第１図は１つの処理装置とそのキャッシュ記憶回路のみ
を示し、他の処ＩＩ装置を省略し九従来のデー−処理装
置の基本的なブロック図である。
を示し、他の処ＩＩ装置を省略し九従来のデー−処理装
置の基本的なブロック図である。
図において、１０１はデータ記憶部、１０２はディレク
トリ部、１・３はデイレタトシ部１０２と同じ内容を記
憶するキャッジニ一致処理用ディレクトリであ）、演算
部１・マ＃ｉこれらで構成される中ヤツシエ記憶回路を
通して主記憶装置ｌＯ＄に接続される。
トリ部、１・３はデイレタトシ部１０２と同じ内容を記
憶するキャッジニ一致処理用ディレクトリであ）、演算
部１・マ＃ｉこれらで構成される中ヤツシエ記憶回路を
通して主記憶装置ｌＯ＄に接続される。
演算部１０７が主記憶装置１・ＩＫ対し、読出書込を行
なうときは主記憶装置１０８とキャッシュ記憶回路の一
致が保良れる。 すなわち、主記憶装置からの続出しの
場合はディレクトリ部１０２を検索して、そのアドレス
が有効に存在していしｔｆ主記憶装置ｉｏｎを起動させ
ずにデー−記憶部１０１からそのデータを演算部１０７
に送〕、存在していなければそのアドレスをディレクト
リ部１０２に格納し、主記憶装置１０ｇを起動させて読
出したデータを演算部１０７へ送るとともに、その写し
をデータ記憶部１０１に格納する。
なうときは主記憶装置１０８とキャッシュ記憶回路の一
致が保良れる。 すなわち、主記憶装置からの続出しの
場合はディレクトリ部１０２を検索して、そのアドレス
が有効に存在していしｔｆ主記憶装置ｉｏｎを起動させ
ずにデー−記憶部１０１からそのデータを演算部１０７
に送〕、存在していなければそのアドレスをディレクト
リ部１０２に格納し、主記憶装置１０ｇを起動させて読
出したデータを演算部１０７へ送るとともに、その写し
をデータ記憶部１０１に格納する。
そして主記憶装置１０ｇへの書込みの場合は、その書込
み番地がブイレフ）９部１０１に記憶されているかを検
索し、記憶されていれば書込みデータを対応するデータ
記憶部１０１へ書込むとともに、主記憶装置ｔＯＳへデ
ータを送って書込みを起動することにより、自処理親電
の書込み読出しに対して主記憶装置と中ヤツシエ記憶回
路の一致を保つ。 ま九他処理装置（図示していない）
からの主記憶装置への書込みがあったときは、キャッシ
ュ−敷用インタフェース信号線１０９を介して他処理装
置の書込みアドレスを受けと夛、キャッシュ一致処理デ
ィレクトリ１０３を検索して一致する有効なアドレスが
あれは１そのアドレス情報を無効とし、かつ、そのアド
レスと記憶部位情報をディレクトリ部ｉｏｚへ送って対
応するアドレス情報を無効とすることによって主記憶装
置とキャッシュ記憶回路の一致を保つようにしている。
み番地がブイレフ）９部１０１に記憶されているかを検
索し、記憶されていれば書込みデータを対応するデータ
記憶部１０１へ書込むとともに、主記憶装置ｔＯＳへデ
ータを送って書込みを起動することにより、自処理親電
の書込み読出しに対して主記憶装置と中ヤツシエ記憶回
路の一致を保つ。 ま九他処理装置（図示していない）
からの主記憶装置への書込みがあったときは、キャッシ
ュ−敷用インタフェース信号線１０９を介して他処理装
置の書込みアドレスを受けと夛、キャッシュ一致処理デ
ィレクトリ１０３を検索して一致する有効なアドレスが
あれは１そのアドレス情報を無効とし、かつ、そのアド
レスと記憶部位情報をディレクトリ部ｉｏｚへ送って対
応するアドレス情報を無効とすることによって主記憶装
置とキャッシュ記憶回路の一致を保つようにしている。
この従来の装置は単一のキャッシュ記憶回路を持つのみ
であるが、演算部の性能を上げるためにはキャッシュ記
憶回路があってもそのデータ読み書ｔｏ能力で制限され
るケースがあるので、その打開策として命令取出用のキ
ャッシュ記憶回路と演算デー−読出し書込み用のキャッ
シュ記憶回路の２つを置き、それぞれ独立に演算部がア
クセスする方式が提案されている。
であるが、演算部の性能を上げるためにはキャッシュ記
憶回路があってもそのデータ読み書ｔｏ能力で制限され
るケースがあるので、その打開策として命令取出用のキ
ャッシュ記憶回路と演算デー−読出し書込み用のキャッ
シュ記憶回路の２つを置き、それぞれ独立に演算部がア
クセスする方式が提案されている。
本発明の目的は、この２つのキャッシュ記憶回路を伴な
ったｉルチプロセッサシステムにおいて、キャッシュ記
憶回路の内容と主配憶回路の内容の一致を容易に行なう
ことができるデータ処理装置を提供することにある。
ったｉルチプロセッサシステムにおいて、キャッシュ記
憶回路の内容と主配憶回路の内容の一致を容易に行なう
ことができるデータ処理装置を提供することにある。
前記目的を達成するために、本発明によるデータ処履装
置嬬命令読出用とデータ読出書込用２つの會ヤツシエ記
憶回路を持ち、主記憶装置を複数の処理装置で共有する
データ処理装置において、他の処理装置からの書込アド
レスと前記２つのキャッシュ記憶回路に登録されている
アドレスの一致検出のため、前記２つのキャッシュ記憶
回路の複製として前記２つの中ヤツシエ記憶回路に対し
て、それぞれ独立にアクセスできるキャッシュ一致処理
用ディレクトリ部を設け、前記キャッジニ一致処理用デ
ィレクトリへの前記２つのキャッシュ記憶回路からの登
録および前記一致検出のさい命令読出用中ヤツシュ一致
処理用ディレクトリ対応部とデータ続出書込用キャッシ
ュ一致処理用ディレクトリ対応部を並列にアクセスする
ように構成しである。
置嬬命令読出用とデータ読出書込用２つの會ヤツシエ記
憶回路を持ち、主記憶装置を複数の処理装置で共有する
データ処理装置において、他の処理装置からの書込アド
レスと前記２つのキャッシュ記憶回路に登録されている
アドレスの一致検出のため、前記２つのキャッシュ記憶
回路の複製として前記２つの中ヤツシエ記憶回路に対し
て、それぞれ独立にアクセスできるキャッシュ一致処理
用ディレクトリ部を設け、前記キャッジニ一致処理用デ
ィレクトリへの前記２つのキャッシュ記憶回路からの登
録および前記一致検出のさい命令読出用中ヤツシュ一致
処理用ディレクトリ対応部とデータ続出書込用キャッシ
ュ一致処理用ディレクトリ対応部を並列にアクセスする
ように構成しである。
前記構成によれば、本発明の目的を完全に達成すること
ができる。
ができる。
以下、図面を参照して本発明をさらに詳しく説明する。
第２図に本発明によるデータ処理装置の一実施例を示す
。
。
第２図においてキャッシュ記憶回路は２つからな夛、演
算データ用記憶部２０１．演算データ用ディレクトリ部
２Ｈと、命令用データ記憶部２０３、命令用ディレクト
リ部２０４で構成されている。
算データ用記憶部２０１．演算データ用ディレクトリ部
２Ｈと、命令用データ記憶部２０３、命令用ディレクト
リ部２０４で構成されている。
２０［は演算データ用ディレクトリ部２０２に対する演
算データ用キャッジニ一致処理用ディレクトリ部、２０
６は命令用ディレクトリ部２０４に対する命令用キャッ
シュ一致処理用ディレクトリ部である。 ２１Ｇは演
算部、２１１は主記憶装置、２１２．２１ｍ、２１４．
２１５はそれぞれのキャッシュ記憶回路とキャッジニ一
致処理用ディレクト９１１のアドレスレジスタ、２１６
は他処理装置が主記憶装置に書込んだアドレスを一時記
憶しておくレジスタ、２１丁はキャッジ瓢一致用インタ
フェース信号線である。 なお、レジスタ２１６は必要
ならばファーストイン・ファーストアウトの複数のレジ
スタでも構成可能である。
算データ用キャッジニ一致処理用ディレクトリ部、２０
６は命令用ディレクトリ部２０４に対する命令用キャッ
シュ一致処理用ディレクトリ部である。 ２１Ｇは演
算部、２１１は主記憶装置、２１２．２１ｍ、２１４．
２１５はそれぞれのキャッシュ記憶回路とキャッジニ一
致処理用ディレクト９１１のアドレスレジスタ、２１６
は他処理装置が主記憶装置に書込んだアドレスを一時記
憶しておくレジスタ、２１丁はキャッジ瓢一致用インタ
フェース信号線である。 なお、レジスタ２１６は必要
ならばファーストイン・ファーストアウトの複数のレジ
スタでも構成可能である。
演算部からの主記憶装置へＯ読出し書込みＯ動作指令鉱
第１図の従来技術の例と何ら変わるとζろはない。 す
なわち、命令の読出し紘アドレスをレジスタ２１３へ送
って命令用ディレクトリ部２０４を検索し、一致するも
のがあれば命令用データ部２０３の対応するデータを演
算部２１０へ送り、一致するものがなければそのアドレ
スを命令用ディレクトリ部２０４に格納し、主記憶装置
ｚｔ１を読出して、命令用データ部器３へ写とをとると
ともに演算部２１０へ送る。 そしてレジスタ２１３中
のアドレスをレジスタ！１５へ送って命令用中ヤッシェ
一致処理用ディレクトリ２０６にそのアドレスを格納し
て、命令用ディレクトリ部２０４と同じ内容を保つよう
Ｋする。
第１図の従来技術の例と何ら変わるとζろはない。 す
なわち、命令の読出し紘アドレスをレジスタ２１３へ送
って命令用ディレクトリ部２０４を検索し、一致するも
のがあれば命令用データ部２０３の対応するデータを演
算部２１０へ送り、一致するものがなければそのアドレ
スを命令用ディレクトリ部２０４に格納し、主記憶装置
ｚｔ１を読出して、命令用データ部器３へ写とをとると
ともに演算部２１０へ送る。 そしてレジスタ２１３中
のアドレスをレジスタ！１５へ送って命令用中ヤッシェ
一致処理用ディレクトリ２０６にそのアドレスを格納し
て、命令用ディレクトリ部２０４と同じ内容を保つよう
Ｋする。
ここでレジスタ２１ｓへ紘しジスー２１６から４転送さ
れるのでそれらの転送要求が同時に起きた場合には、あ
らかじめ定められ九優先願位にしたがって受付けられる
ことになる。
れるのでそれらの転送要求が同時に起きた場合には、あ
らかじめ定められ九優先願位にしたがって受付けられる
ことになる。
なお、これを制御するための制御回路は図から妹省略し
である。 また、演算用データの読出ＬＯと＠は、演算
部２１Ｇがアドレスをレジスタ２１２へ送り、読出しを
起動するとキャッジ５−記憶回路制御部紘演算データ用
ディレクトリ部２０２を検索し、一致するものがあれば
対応するデータを演算データ用データ記憶部２０１よシ
演算部２１０［送シ、なければ演算データ用ディレクト
リ部２０２にそのアドレスを格納して主記憶装置２１１
を読出し、演算データ用データ記憶部２０１に写しをと
るとともに演算部２１ｏへ送る。
である。 また、演算用データの読出ＬＯと＠は、演算
部２１Ｇがアドレスをレジスタ２１２へ送り、読出しを
起動するとキャッジ５−記憶回路制御部紘演算データ用
ディレクトリ部２０２を検索し、一致するものがあれば
対応するデータを演算データ用データ記憶部２０１よシ
演算部２１０［送シ、なければ演算データ用ディレクト
リ部２０２にそのアドレスを格納して主記憶装置２１１
を読出し、演算データ用データ記憶部２０１に写しをと
るとともに演算部２１ｏへ送る。
このトキ、レジスタ２１雪中のアドレスをレジスタ２１
４へ送って演算データ用キャッシェ一致処理用ディレク
トリ２０１の内容と演算データ用デイレタトリ部２ｏｚ
の内容の一致を保つようにする。 この動作は、命令語
の読出しの場合と同様である。
４へ送って演算データ用キャッシェ一致処理用ディレク
トリ２０１の内容と演算データ用デイレタトリ部２ｏｚ
の内容の一致を保つようにする。 この動作は、命令語
の読出しの場合と同様である。
演算部！１０からの書込みの場合は、書込アドレスがレ
ジスタｚｌｚ Ｋ渡され、演算用ディレクトリ部２０２
に一致するアドレスがあれば、対応する場所に書込みデ
ー−を書込むとともに、そのアドレス、データを主記憶
−置へ送って書込む。
ジスタｚｌｚ Ｋ渡され、演算用ディレクトリ部２０２
に一致するアドレスがあれば、対応する場所に書込みデ
ー−を書込むとともに、そのアドレス、データを主記憶
−置へ送って書込む。
書込みに当っては、命令用キャッシュ記憶回路にも一致
するアドレスが存在する場合に社、命令用キャッシュに
書込むか、そのデータを無効にする動作が必要であるが
、本発明の本質には影響されないので本実施例ではその
部分は省略しである。 次に他の処理装置が主記憶装置
にデータを書込んたときには、キャッシュ−敷用インタ
フェース２１７からアドレスが送られて、レジスタ２１
６にセットされるとキャッシェ制御回路ハ、レジスタ２
１４．２１８が空になっている時間を探してそのアドレ
スを送り、それぞれのキャッジニ一致処理用ディレクト
９２１４．２１５を検索する。 ここでディレクトリ部
とデータ部は公知のセットアソシアティブ方式で実現さ
れているので、キャッシュ一致処理用ディレクトリとア
ドレスレジスタのより詳細な構成は第３図に示すように
なる。
するアドレスが存在する場合に社、命令用キャッシュに
書込むか、そのデータを無効にする動作が必要であるが
、本発明の本質には影響されないので本実施例ではその
部分は省略しである。 次に他の処理装置が主記憶装置
にデータを書込んたときには、キャッシュ−敷用インタ
フェース２１７からアドレスが送られて、レジスタ２１
６にセットされるとキャッシェ制御回路ハ、レジスタ２
１４．２１８が空になっている時間を探してそのアドレ
スを送り、それぞれのキャッジニ一致処理用ディレクト
９２１４．２１５を検索する。 ここでディレクトリ部
とデータ部は公知のセットアソシアティブ方式で実現さ
れているので、キャッシュ一致処理用ディレクトリとア
ドレスレジスタのより詳細な構成は第３図に示すように
なる。
第３図れ命令用キャッジニ一致処理用ディレクトリ部２
０１５を示した図である。
０１５を示した図である。
第３図において、３０１は記憶回路でアドレスレジスタ
２１Ｂの一部のビットで番地指定され、１つＯ番地から
複数個のアドレス情報とそれぞれの有効ビットが読出さ
れる。
２１Ｂの一部のビットで番地指定され、１つＯ番地から
複数個のアドレス情報とそれぞれの有効ビットが読出さ
れる。
比較回路３０２は記憶回路３０１からのアドレス情報と
レジスタ２１ｓの中の記憶回路３０１のアドレス指定に
使われたビット以外のビットとの一致を検索し、有効ビ
ットが１１Ｉであればｍ１ｍを出力するものである。
信号線３０ｍは、記憶回路の書込み時に同一番′地上の
何番目に書込むかを指定する情報を受ける書込部位指定
信号線であり、第２図における命令用ディレクトリ部２
０４から命令用キャッジニ一致処理用ディレクトリ２０
６への信号線がこれに相当する。
レジスタ２１ｓの中の記憶回路３０１のアドレス指定に
使われたビット以外のビットとの一致を検索し、有効ビ
ットが１１Ｉであればｍ１ｍを出力するものである。
信号線３０ｍは、記憶回路の書込み時に同一番′地上の
何番目に書込むかを指定する情報を受ける書込部位指定
信号線であり、第２図における命令用ディレクトリ部２
０４から命令用キャッジニ一致処理用ディレクトリ２０
６への信号線がこれに相当する。
このキャッシュ一致処理用ディレクトリ部を検索して有
効なアドレス一致が検出されると、そのアドレスと比較
回路の出力をそれぞれ対応するディレクトリ部ｚｅｓｔ
たは２０４へ送ってその対応するアドレス情報を無効に
する。
効なアドレス一致が検出されると、そのアドレスと比較
回路の出力をそれぞれ対応するディレクトリ部ｚｅｓｔ
たは２０４へ送ってその対応するアドレス情報を無効に
する。
なお、演算データ用キャッジニ一致処理用ディレクトリ
部２０５も第３図と同様な構成になっておｌ、ｚｏｏに
対して並列動作する。
部２０５も第３図と同様な構成になっておｌ、ｚｏｏに
対して並列動作する。
本発明は以上詳しく説明したように、２つのキャッシュ
記憶回路を持つ場合、この２つのキャッシュ記憶回路そ
れぞれにキャッシュ一致処理用ディレクトリを設けるこ
とによって主配憶装置とキャッシュ記憶回路の内容一致
を保鉦させることができる。
記憶回路を持つ場合、この２つのキャッシュ記憶回路そ
れぞれにキャッシュ一致処理用ディレクトリを設けるこ
とによって主配憶装置とキャッシュ記憶回路の内容一致
を保鉦させることができる。
第１図紘従来技術の単一キャッシュ記憶回路を持つデー
タ処理装置のブロック図、第２図は本発明によるデータ
地理装置の一実施例を示すブロック図、第３図は命令用
キャッシェ一致処理用ディレクトリの一例を示すブロッ
ク図である。 １０１−データ記憶部 １０！−・・ディレクトリ部１
０ｍ−中ヤッシェー欽処理用ディレクトリ部ＩＱ４．１
０Ｂ、１０６−・アドレスレジスタ１０７、鵞１０−・
演算部 ｌ・ａ、！１１−主紀憶装置 Ｉｎ、２１７−・中ヤッシュ一致用インタフェース信号
線 ２０１−・・演算データ用データ記憶部２０ト・・演算
データ用ディレクトリ部２０ｍ−・命令用データ記憶部 ２０４−・・命令用ディレクトリ部 ＺＯＳ−・・演算データ用キャツシェ一致処理用ディレ
クトリ部 ＺＯＳ−・命令用キャッジニ一致処理用ディ・レフトリ
部 ２１！、２１３．２１４． ！１１． ２１６−Ｖラ
スタ５Ｏｔ−記憶回路 ３０冨−・比較回路５ｅｘ
−・書込部位指定信号線 特許出願人 日本電気株式会社
タ処理装置のブロック図、第２図は本発明によるデータ
地理装置の一実施例を示すブロック図、第３図は命令用
キャッシェ一致処理用ディレクトリの一例を示すブロッ
ク図である。 １０１−データ記憶部 １０！−・・ディレクトリ部１
０ｍ−中ヤッシェー欽処理用ディレクトリ部ＩＱ４．１
０Ｂ、１０６−・アドレスレジスタ１０７、鵞１０−・
演算部 ｌ・ａ、！１１−主紀憶装置 Ｉｎ、２１７−・中ヤッシュ一致用インタフェース信号
線 ２０１−・・演算データ用データ記憶部２０ト・・演算
データ用ディレクトリ部２０ｍ−・命令用データ記憶部 ２０４−・・命令用ディレクトリ部 ＺＯＳ−・・演算データ用キャツシェ一致処理用ディレ
クトリ部 ＺＯＳ−・命令用キャッジニ一致処理用ディ・レフトリ
部 ２１！、２１３．２１４． ！１１． ２１６−Ｖラ
スタ５Ｏｔ−記憶回路 ３０冨−・比較回路５ｅｘ
−・書込部位指定信号線 特許出願人 日本電気株式会社
Claims (1)
- 命令読出用とデータ続出書込用＝つの中ヤツシエ記憶回
路を持ち、主記憶装置を複数の処理装置で共有するデー
タ処理装置において、他の処理装置からＯ書込アドレス
と前記２つの今ヤツシエ記憶回路に登鍮されているアド
レスの一致検出のため、前記２つのキャッシュ記憶回路
の複製として前記２つの中ヤツシエ記憶回路に対してそ
れぞれ独立にアクセスできる２つの中ヤツシエ一致旭理
用ディレクトリ部を設け、前記中ヤツシエー歇処理用デ
ィレクトリへの前記２つのキャッシュ記憶回路からＯ登
鍮および前記−款検出のさい、命令読出用命ヤツシエ一
致処層用デイレタＦり対応部とデータ読出書込用命ヤツ
シエ一致地理用ディレクトリ対応部を並列にアクセスす
るように構成し九ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104829A JPS586571A (ja) | 1981-07-03 | 1981-07-03 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104829A JPS586571A (ja) | 1981-07-03 | 1981-07-03 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS586571A true JPS586571A (ja) | 1983-01-14 |
Family
ID=14391265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104829A Pending JPS586571A (ja) | 1981-07-03 | 1981-07-03 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161562A (ja) * | 1984-12-31 | 1986-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 階層メモリ・システム |
| JPH0222757A (ja) * | 1988-07-12 | 1990-01-25 | Hitachi Ltd | マルチプロセッサのメモリシステム |
| JPH0428411A (ja) * | 1990-05-18 | 1992-01-31 | Miyazaki Tekko Kk | 連続伸線機 |
-
1981
- 1981-07-03 JP JP56104829A patent/JPS586571A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161562A (ja) * | 1984-12-31 | 1986-07-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 階層メモリ・システム |
| JPH0412859B2 (ja) * | 1984-12-31 | 1992-03-05 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH0222757A (ja) * | 1988-07-12 | 1990-01-25 | Hitachi Ltd | マルチプロセッサのメモリシステム |
| JPH0428411A (ja) * | 1990-05-18 | 1992-01-31 | Miyazaki Tekko Kk | 連続伸線機 |
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