JPH0752423B2 - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPH0752423B2 JPH0752423B2 JP27058886A JP27058886A JPH0752423B2 JP H0752423 B2 JPH0752423 B2 JP H0752423B2 JP 27058886 A JP27058886 A JP 27058886A JP 27058886 A JP27058886 A JP 27058886A JP H0752423 B2 JPH0752423 B2 JP H0752423B2
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- JP
- Japan
- Prior art keywords
- data
- address
- input
- output device
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
Description
【発明の詳細な説明】 〔概要〕 先行読取り機能をもつチャネル制御装置において、主記
憶装置の内容の変化を察知するために、入出力装置が同
一アドレスを要求し続けた際にデータバッファレジスタ
の内容が入出力装置に送出されることを無効にするよう
にし、入出力装置が同一アドレスを要求し続けた際に主
記憶装置から新しくフェッチして送出するようにしてい
る。
憶装置の内容の変化を察知するために、入出力装置が同
一アドレスを要求し続けた際にデータバッファレジスタ
の内容が入出力装置に送出されることを無効にするよう
にし、入出力装置が同一アドレスを要求し続けた際に主
記憶装置から新しくフェッチして送出するようにしてい
る。
本発明は、データ転送制御方式、特に先行読取り機能を
もつチャネル制御装置において、先行読取り機能を失わ
せることなく、入出力装置が同一アドレスを要求し続け
た際に、主記憶装置から新しくデータをフェッチしてき
て渡すようにしたデータ転送制御方式に関する。
もつチャネル制御装置において、先行読取り機能を失わ
せることなく、入出力装置が同一アドレスを要求し続け
た際に、主記憶装置から新しくデータをフェッチしてき
て渡すようにしたデータ転送制御方式に関する。
入出力装置の扱うデータが１バイト単位であり、主記憶
装置が４バイト単位などのように大きなデータ幅を持つ
場合には、主記憶装置から入出力装置にデータを転送す
るために、チャネル制御装置内に主記憶装置１語の幅を
持つバッファレジスタを設けるようにされる。この場
合、入出力装置からの転送要求が連続アドレスであるこ
とが多いので、当該バッファレジスタを先行読取りバッ
ファとして使用することとなり、転送速度の向上に有効
である。
装置が４バイト単位などのように大きなデータ幅を持つ
場合には、主記憶装置から入出力装置にデータを転送す
るために、チャネル制御装置内に主記憶装置１語の幅を
持つバッファレジスタを設けるようにされる。この場
合、入出力装置からの転送要求が連続アドレスであるこ
とが多いので、当該バッファレジスタを先行読取りバッ
ファとして使用することとなり、転送速度の向上に有効
である。
第４図はデータバッファレジスタ部分の構成例であり、
図中100は情報処理装置内のデータバス、101は情報処理
装置内のアドレスバス、102は入出力装置との間のデー
タバス、103は入出力装置との間のアドレスバス、104は
主記憶に対するデータ要求信号、105はデータバッファ
レジスタ106の内容の主記憶内アドレスを示すメモリア
ドレスレジスタ、107はアドレス比較器、108はデータバ
ッファレジスタ106のバイトを指定するためのデコー
ダ、109は入出力装置から受け取ったアドレスを保持す
るバイトアドレスレジスタ、110はメモリアドレスレジ
スタ105とバイトアドレスレジスタ109との比較結果を示
すアドレスマッチ信号、111はチャネル制御装置であ
る。なお主記憶装置、中央制御装置、入出力装置からデ
ータを受け取るための回路は図中に表示されていない。
図中100は情報処理装置内のデータバス、101は情報処理
装置内のアドレスバス、102は入出力装置との間のデー
タバス、103は入出力装置との間のアドレスバス、104は
主記憶に対するデータ要求信号、105はデータバッファ
レジスタ106の内容の主記憶内アドレスを示すメモリア
ドレスレジスタ、107はアドレス比較器、108はデータバ
ッファレジスタ106のバイトを指定するためのデコー
ダ、109は入出力装置から受け取ったアドレスを保持す
るバイトアドレスレジスタ、110はメモリアドレスレジ
スタ105とバイトアドレスレジスタ109との比較結果を示
すアドレスマッチ信号、111はチャネル制御装置であ
る。なお主記憶装置、中央制御装置、入出力装置からデ
ータを受け取るための回路は図中に表示されていない。
入出力装置からデータ転送の要求があった場合、対象と
なるバイトを含む主記憶装置の１語をチャネル制御装置
内のデータバッファレジスタ106に保持し、要求された
バイトを入出力装置に送出する。この時、同時にメモリ
アドレスをメモリアドレスレジスタ105に保持し、次の
転送要求にあたって、要求されたアドレスと、保持して
いるアドレスとの比較を行ない、その結果要求されたデ
ータがデータバッファレジスタ内に保持されていれば、
即時にこれを入出力装置に送出する。これにより、主記
憶装置へのアクセス時間を省くことができる。入出力装
置からのデータ転送要求は連続したアドレスであること
が多いため、当該データバッファレジスタ106は先行読
取りレジスタとして機能することになり、データ転送速
度の向上に有効である。
なるバイトを含む主記憶装置の１語をチャネル制御装置
内のデータバッファレジスタ106に保持し、要求された
バイトを入出力装置に送出する。この時、同時にメモリ
アドレスをメモリアドレスレジスタ105に保持し、次の
転送要求にあたって、要求されたアドレスと、保持して
いるアドレスとの比較を行ない、その結果要求されたデ
ータがデータバッファレジスタ内に保持されていれば、
即時にこれを入出力装置に送出する。これにより、主記
憶装置へのアクセス時間を省くことができる。入出力装
置からのデータ転送要求は連続したアドレスであること
が多いため、当該データバッファレジスタ106は先行読
取りレジスタとして機能することになり、データ転送速
度の向上に有効である。
入出力装置の中には主記憶装置の固定アドレスの内容が
変化したことを監視するために同一アドレスを連続的に
読出すようにしているものがあるが、第４図図示の、従
来技術では、この場合に、常にアドレスマッチ状態とな
ってチャネル制御装置内のデータバッファレジスタから
データを送出するために、主記憶装置の内容の変化を入
出力装置が察知することができないことになりかねな
い。
変化したことを監視するために同一アドレスを連続的に
読出すようにしているものがあるが、第４図図示の、従
来技術では、この場合に、常にアドレスマッチ状態とな
ってチャネル制御装置内のデータバッファレジスタから
データを送出するために、主記憶装置の内容の変化を入
出力装置が察知することができないことになりかねな
い。
本発明の先行読取り方式は従来の構成に加えバイト対応
に設けられた当該バイトデータが入出力装置に送出され
た際にオンとなる無効ビットと、要求されたバイトの無
効ビットがオンである場合にアドレスマッチ信号を抑止
する手段からなる。
に設けられた当該バイトデータが入出力装置に送出され
た際にオンとなる無効ビットと、要求されたバイトの無
効ビットがオンである場合にアドレスマッチ信号を抑止
する手段からなる。
第１図は本発明の原理構成図を示し、図中の100はデー
タバス、101はアドレスバス、102はデータバス、103は
アドレスバス、104はデータ要求信号、105はメモリアド
レスレジスタ、106はデータバッファレジスタ、107はア
ドレス比較器、108はデコーダ、109はバイトアドレスレ
ジスタ、110はアドレスマッチ信号、111はチャネル制御
装置、200は２度転送禁止回路部を表わしている。第１
図図示の場合、２度転送禁止回路部200は、データバッ
ファレジスタ106へ主記憶装置から新らたにデータ転送
を受けたときレジスタ106内データの有効を指示し、デ
ータバッファレジスタ106の内容がデータバス102を介し
て入出力装置側へ送出されたとき無効を指示する。即ち
２度転送禁止回路部200は，データバッファレジスタ106
の内容中のバイトが入出力装置側へ転送済みであるか否
かを指示する。
タバス、101はアドレスバス、102はデータバス、103は
アドレスバス、104はデータ要求信号、105はメモリアド
レスレジスタ、106はデータバッファレジスタ、107はア
ドレス比較器、108はデコーダ、109はバイトアドレスレ
ジスタ、110はアドレスマッチ信号、111はチャネル制御
装置、200は２度転送禁止回路部を表わしている。第１
図図示の場合、２度転送禁止回路部200は、データバッ
ファレジスタ106へ主記憶装置から新らたにデータ転送
を受けたときレジスタ106内データの有効を指示し、デ
ータバッファレジスタ106の内容がデータバス102を介し
て入出力装置側へ送出されたとき無効を指示する。即ち
２度転送禁止回路部200は，データバッファレジスタ106
の内容中のバイトが入出力装置側へ転送済みであるか否
かを指示する。
本発明によれば、チャネル制御装置のデータバッファレ
ジスタ106内のバイトデータが既に入出力装置に送出さ
れたものであれば、アドレスマッチ信号を抑止するた
め、同一アドレスに対するアクセスに当ってデータバッ
ファレジスタ106のもとの内容が送出されることがな
く、主記憶装置の内容の変化に即して入出力装置へのデ
ータ転送が可能となる。
ジスタ106内のバイトデータが既に入出力装置に送出さ
れたものであれば、アドレスマッチ信号を抑止するた
め、同一アドレスに対するアクセスに当ってデータバッ
ファレジスタ106のもとの内容が送出されることがな
く、主記憶装置の内容の変化に即して入出力装置へのデ
ータ転送が可能となる。
第２図は本発明の一実施例である。図中100ないし111は
前述の第１図のものと同じ機能を持ち、112−１ないし1
12−４はデータバッファレジスタ106内の各バイトの有
効／無効を表わすフリップフロップ、113はフリップフ
ロップ112−１ないし112−４をセットする信号であって
入出力装置へのデータ転送が行なわれたことを示すも
の、114はフリップフロップ112−１ないし112−４をリ
セットする信号であってデータバッファレジスタ106に
データがセットされたことを示すものである。フリップ
フロップ112−１ないし112−４は、データバッファレジ
スタ106に新たにデータがセットされることにより、リ
セットされて各対応するバイトが有効であることを示
し、入出力装置にデータが送出された時に送出したバイ
トに対応するフリップフロップがセットされて該バイト
が無効であることを示す。そして以後同番地へ再びアク
セスがあった場合にアドレスマッチ信号110を抑止す
る。そして，このとき，データ要求信号104が有効とな
る。当該データ要求信号104にもとづいてデータバッフ
ァレジスタ106に新たなデータが送られてくる。それに
伴って２度転送禁止回路部200はリセットされる。
前述の第１図のものと同じ機能を持ち、112−１ないし1
12−４はデータバッファレジスタ106内の各バイトの有
効／無効を表わすフリップフロップ、113はフリップフ
ロップ112−１ないし112−４をセットする信号であって
入出力装置へのデータ転送が行なわれたことを示すも
の、114はフリップフロップ112−１ないし112−４をリ
セットする信号であってデータバッファレジスタ106に
データがセットされたことを示すものである。フリップ
フロップ112−１ないし112−４は、データバッファレジ
スタ106に新たにデータがセットされることにより、リ
セットされて各対応するバイトが有効であることを示
し、入出力装置にデータが送出された時に送出したバイ
トに対応するフリップフロップがセットされて該バイト
が無効であることを示す。そして以後同番地へ再びアク
セスがあった場合にアドレスマッチ信号110を抑止す
る。そして，このとき，データ要求信号104が有効とな
る。当該データ要求信号104にもとづいてデータバッフ
ァレジスタ106に新たなデータが送られてくる。それに
伴って２度転送禁止回路部200はリセットされる。
この実施例によれば、連続したアドレスに対する転送要
求に対し、先行読取り機能によって転送速度の向上が図
れると共に、同一のアドレスに対して繰返しアクセスが
ある場合にも更新された主記憶装置の内容を入出力装置
に転送できる。
求に対し、先行読取り機能によって転送速度の向上が図
れると共に、同一のアドレスに対して繰返しアクセスが
ある場合にも更新された主記憶装置の内容を入出力装置
に転送できる。
第３図は本発明の他の実施例である。図中100ないし114
は前述の第２図のものと同じ機能を持つ。第３図に於い
て第２図図示のものと異なるところは、（ｉ）フリップ
フロップ112−１ないし112−４の内のより若番地に対応
するフリップフロップを、当該フリップフロップ112−
１ないし112−４の内の１つがセットされるとき同時に
セットすることと、（ii）フリップフロップ112−４の
出力をメモリアドレスレジスタの内容＋１番地の先行読
取り指定として用いたことである。
は前述の第２図のものと同じ機能を持つ。第３図に於い
て第２図図示のものと異なるところは、（ｉ）フリップ
フロップ112−１ないし112−４の内のより若番地に対応
するフリップフロップを、当該フリップフロップ112−
１ないし112−４の内の１つがセットされるとき同時に
セットすることと、（ii）フリップフロップ112−４の
出力をメモリアドレスレジスタの内容＋１番地の先行読
取り指定として用いたことである。
前述のように入出力装置からの転送要求は連続したアド
レスであることが多いため、アクセスがあったバイトよ
りも若番地側も同時に無効とし、また、１語内で最老番
地のバイトが入出力装置に転送された時、主記憶装置内
の次番地の内容をデータバッファレジスタへ格納するよ
うにしたものである。この実施例によれば、第２図図示
の実施例に加えて、より強化された先行読取り機能を有
するために、より転送速度の向上を図ることが出来る。
レスであることが多いため、アクセスがあったバイトよ
りも若番地側も同時に無効とし、また、１語内で最老番
地のバイトが入出力装置に転送された時、主記憶装置内
の次番地の内容をデータバッファレジスタへ格納するよ
うにしたものである。この実施例によれば、第２図図示
の実施例に加えて、より強化された先行読取り機能を有
するために、より転送速度の向上を図ることが出来る。
以上説明した如く、本発明によれば、入出力装置から主
記憶装置への連続したアドレスの転送要求に対して主記
憶装置へのアクセス回数を減らして転送速度を向上させ
ると共に、繰返される同一のアドレスへの転送要求に
も、データバッファレジスタ内のデータを転送し続ける
こと無く、主記憶装置の内容を転送することが出来る。
記憶装置への連続したアドレスの転送要求に対して主記
憶装置へのアクセス回数を減らして転送速度を向上させ
ると共に、繰返される同一のアドレスへの転送要求に
も、データバッファレジスタ内のデータを転送し続ける
こと無く、主記憶装置の内容を転送することが出来る。
第１図は本発明の原理構成図、第２図は本発明の一実施
例を示す構成図、第３図は本発明の他の実施例を示す構
成図、第４図は従来の構成図を示す。 図中の符号100はデータバス、101はアドレスバス、105
はメモリアドレスレジスタ、106はデータバッファレジ
スタ、107はアドレス比較器、108はデコーダ、109はバ
イトアドレスレジスタを表わす。
例を示す構成図、第３図は本発明の他の実施例を示す構
成図、第４図は従来の構成図を示す。 図中の符号100はデータバス、101はアドレスバス、105
はメモリアドレスレジスタ、106はデータバッファレジ
スタ、107はアドレス比較器、108はデコーダ、109はバ
イトアドレスレジスタを表わす。
Claims (1)
- 【請求項１】情報処理装置の主記憶装置と入出力装置と
の間のデータ転送を制御するチャネル制御装置（111）
において， 入出力装置から要求されたアドレスを保持するアドレス
レジスタ（109）と， 要求に従って読み出されたデータを保持するデータバッ
ファレジスタ（106）と， メモリアドレスを保持するメモリアドレスレジスタ（10
5）と， アドレスレジスタ（109）の内容とメモリアドレスレジ
スタ（105）の内容と比較して要求されたアドレスの内
容がデータバッファレジスタ（106）の中にあることを
示すマッチ信号（110）を発生する比較器（107）とを持
つデータ先行読取機構と， データバッファレジスタ（106）内のデータが入出力装
置に転送済みか否かを示す情報を記憶する２度転送禁止
回路部（200）を設けると共に， 前記入出力装置からのデータ転送要求に対して前記比較
器（107）からのマッチ信号が出力されたとき，前記２
度転送禁止回路部（200）が転送済みの情報を記憶する
場合には，前記主記憶装置にデータの転送要求をあげ，
データバッファレジスタ（106）の内容を更新する ことを特徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27058886A JPH0752423B2 (ja) | 1986-11-13 | 1986-11-13 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27058886A JPH0752423B2 (ja) | 1986-11-13 | 1986-11-13 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124161A JPS63124161A (ja) | 1988-05-27 |
| JPH0752423B2 true JPH0752423B2 (ja) | 1995-06-05 |
Family
ID=17488209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27058886A Expired - Lifetime JPH0752423B2 (ja) | 1986-11-13 | 1986-11-13 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752423B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814814B2 (ja) * | 1988-12-27 | 1996-02-14 | 工業技術院長 | バッファ制御方式 |
| DE10030158A1 (de) * | 2000-06-20 | 2002-01-03 | Bayerische Motoren Werke Ag | Steuergerät mit einem Hauptmikroprozessor und mit einer Prozessorschnittstelle zu einer Bus-Sende-Empfangseinheit |
-
1986
- 1986-11-13 JP JP27058886A patent/JPH0752423B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63124161A (ja) | 1988-05-27 |
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