JPS63124161A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS63124161A JPS63124161A JP27058886A JP27058886A JPS63124161A JP S63124161 A JPS63124161 A JP S63124161A JP 27058886 A JP27058886 A JP 27058886A JP 27058886 A JP27058886 A JP 27058886A JP S63124161 A JPS63124161 A JP S63124161A
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- 230000010365 information processing Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 abstract description 6
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 230000006870 function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
先行読取り機能をもつチャネル制御装置において、主記
憶装置の内容の変化を察知するために、入出力装置が同
一アドレスを要求し続けた際にデータバッファレジスタ
の内容が入出力装置に送出されることを無効にするよう
にし、入出力装置が同一アドレスを要求し続けた際に主
記憶装置から新しくフェッチして送出するようにしてい
る。
憶装置の内容の変化を察知するために、入出力装置が同
一アドレスを要求し続けた際にデータバッファレジスタ
の内容が入出力装置に送出されることを無効にするよう
にし、入出力装置が同一アドレスを要求し続けた際に主
記憶装置から新しくフェッチして送出するようにしてい
る。
本発明は、データ転送制御方式、特に先行読取り機能を
もつチャネル制御装置において、先行読取り機能を失わ
せることな（、入出力装置が同一アドレスを要求し続け
た際に、主記憶装置から新しくデータをフェッチしてき
て渡すようにしたデータ転送制御方式に関する。
もつチャネル制御装置において、先行読取り機能を失わ
せることな（、入出力装置が同一アドレスを要求し続け
た際に、主記憶装置から新しくデータをフェッチしてき
て渡すようにしたデータ転送制御方式に関する。
入出力装置の扱うデータが１バイト単位であり、主記憶
装置が４バイト単位などのように大きなデータ幅を持つ
場合には、主記憶装置から入出力装置にデータを転送す
るために、チャネル制御装置内に主記憶装置１語の幅を
持つバッファレジスタを設けるようにされる。この場合
、入出力装置からの転送要求が連続アドレスであること
が多いので、当該バッファレジスタを先行読取りバッフ
ァとして使用することとなり、転送速度の向上に有効で
ある。
装置が４バイト単位などのように大きなデータ幅を持つ
場合には、主記憶装置から入出力装置にデータを転送す
るために、チャネル制御装置内に主記憶装置１語の幅を
持つバッファレジスタを設けるようにされる。この場合
、入出力装置からの転送要求が連続アドレスであること
が多いので、当該バッファレジスタを先行読取りバッフ
ァとして使用することとなり、転送速度の向上に有効で
ある。
第４図はデータバッファレジスタ部分の構成例であり、
図中１００は情報処理装置内のデータバス、１０１は情
報処理装置内のアドレスバス、１０２は入出力装置との
間のデータバス、１０３は入出力装置との間のアドレス
バス、１０４は主記憶に対するデータ要求信号、１０５
はデータバッファレジスタ１０６の内容の主記憶内アド
レスを示すメモリアドレスレジスタ、１０７はアドレス
比較器、１０８はデータバッファレジスタ１０６のバイ
トを指定するためのデコーダ、１０９は入出力装置から
受は取ったアドレスを保持するバイトアドレスレジスタ
、１１０はメモリアドレスレジスタ１０５とバイトアド
レスレジスタ１０９との比較結果を示すアドレスマツチ
信号、１１１はチャネル制御装置である。なお主記憶装
置、中央制御装置、入出力装置からデータを受は取るた
めの回路は図中に表示されていない。
図中１００は情報処理装置内のデータバス、１０１は情
報処理装置内のアドレスバス、１０２は入出力装置との
間のデータバス、１０３は入出力装置との間のアドレス
バス、１０４は主記憶に対するデータ要求信号、１０５
はデータバッファレジスタ１０６の内容の主記憶内アド
レスを示すメモリアドレスレジスタ、１０７はアドレス
比較器、１０８はデータバッファレジスタ１０６のバイ
トを指定するためのデコーダ、１０９は入出力装置から
受は取ったアドレスを保持するバイトアドレスレジスタ
、１１０はメモリアドレスレジスタ１０５とバイトアド
レスレジスタ１０９との比較結果を示すアドレスマツチ
信号、１１１はチャネル制御装置である。なお主記憶装
置、中央制御装置、入出力装置からデータを受は取るた
めの回路は図中に表示されていない。
入出力装置からデータ転送の要求があった場合、対象と
なるバイトを含む主記憶装置の１語をチャネル制御装置
内のデータバッファレジスタ１０６に保持し、要求され
たバイトを入出力装置に送出する。この時、同時にメモ
リアドレスをメモリアドレスレジスタ１０５に保持し、
次の転送要求にあたって、要求されたアドレスと、保持
しているアドレスとの比較を行ない、その結果要求され
たデータがデータバッファレジスタ内に保持されていれ
ば、即時にこれを入出力装置に送出する。これにより、
主記憶装置へのアクセス時間を省くことができる。入出
力装置からのデータ転送要求は連続したアドレスである
ことが多いため、当該データバッファレジスタ１０６は
先行読取りレジスタとして機能することになり、データ
転送速度の向上に有効である。
なるバイトを含む主記憶装置の１語をチャネル制御装置
内のデータバッファレジスタ１０６に保持し、要求され
たバイトを入出力装置に送出する。この時、同時にメモ
リアドレスをメモリアドレスレジスタ１０５に保持し、
次の転送要求にあたって、要求されたアドレスと、保持
しているアドレスとの比較を行ない、その結果要求され
たデータがデータバッファレジスタ内に保持されていれ
ば、即時にこれを入出力装置に送出する。これにより、
主記憶装置へのアクセス時間を省くことができる。入出
力装置からのデータ転送要求は連続したアドレスである
ことが多いため、当該データバッファレジスタ１０６は
先行読取りレジスタとして機能することになり、データ
転送速度の向上に有効である。
入出力装置の中には主記憶装置の固定アドレスの内容が
変化したことを監視するために同一アドレスを連続的に
読出すようにしているものがあるが、第４図図示の、従
来技術では、この場合に、常にアドレスマツチ状態とな
ってチャネル制御装置内のデータバッファレジスタから
データを送出するために、主記憶装置の内容の変化を入
出力装置が察知することができないことになりかねない
。
変化したことを監視するために同一アドレスを連続的に
読出すようにしているものがあるが、第４図図示の、従
来技術では、この場合に、常にアドレスマツチ状態とな
ってチャネル制御装置内のデータバッファレジスタから
データを送出するために、主記憶装置の内容の変化を入
出力装置が察知することができないことになりかねない
。
本発明の先行読取り方式は従来の構成に加えバイト対応
に設けられた当該バイトデータが入出力装置に送出され
た際にオンとなる無効ビットと、要求されたバイトの無
効ビットがオンである場合にアドレスマツチ信号を抑止
する手段からなる。
に設けられた当該バイトデータが入出力装置に送出され
た際にオンとなる無効ビットと、要求されたバイトの無
効ビットがオンである場合にアドレスマツチ信号を抑止
する手段からなる。
第１図は本発明の原理構成図を示し、図中の１００はデ
ータバス、１０１はアドレスバス、１０２はデータバス
、１０３はアドレスバス、１０４はデータ要求信号、１
０５はメモリアドレスレジスタ、１０６はデータバ・ソ
ファレジスタ、１０７はアドレス比較器、１０８はデコ
ーダ、１０９はバイトアドレスレジスタ、１１０はアド
レスマツチ信号、１１１はチャネル制御装置、ＺＯＯは
２度転送禁止回路部を表わしている。第１図図示の場合
、２度転送禁止回路部２００は、データバッファレジス
タ１０６へ主記憶装置から新らたにデータ転送を受けた
ときレジスタ１０６内データの有効を指示し、データバ
ッファレジスタ１０６の内容がデータバス１０２を介し
て入出力装置側へ送出されたとき無効を指示する。
ータバス、１０１はアドレスバス、１０２はデータバス
、１０３はアドレスバス、１０４はデータ要求信号、１
０５はメモリアドレスレジスタ、１０６はデータバ・ソ
ファレジスタ、１０７はアドレス比較器、１０８はデコ
ーダ、１０９はバイトアドレスレジスタ、１１０はアド
レスマツチ信号、１１１はチャネル制御装置、ＺＯＯは
２度転送禁止回路部を表わしている。第１図図示の場合
、２度転送禁止回路部２００は、データバッファレジス
タ１０６へ主記憶装置から新らたにデータ転送を受けた
ときレジスタ１０６内データの有効を指示し、データバ
ッファレジスタ１０６の内容がデータバス１０２を介し
て入出力装置側へ送出されたとき無効を指示する。
本発明によれば、チャネル制御装置のデータバッファレ
ジスタ１０６内のバイトデータが既に入出力装置に送出
されたものであれば、アドレスマツチ信号を抑止するた
め、同一アドレスに対するアクセスに当っ゛てデータバ
ッファレジスタ１０６のもとの内容が送出されることが
なく、主記憶装置の内容の変化に即して入出力装置への
データ転送が可能となる。
ジスタ１０６内のバイトデータが既に入出力装置に送出
されたものであれば、アドレスマツチ信号を抑止するた
め、同一アドレスに対するアクセスに当っ゛てデータバ
ッファレジスタ１０６のもとの内容が送出されることが
なく、主記憶装置の内容の変化に即して入出力装置への
データ転送が可能となる。
第２図は本発明の一実施例である０図中１００ないし１
１１は前述の第１図のものと同じ機能を持ち、１１２−
１ないし１１２−４はデータバッファレジスタ１０６内
の各バイトの有効／無効を表わすフリップフロップ、１
１３はフリップフロップ１１２−１ないし１１２−４を
セットする４言号であって入出力装置へのデータ転送が
行なわれたことを示すもの、１１４はフリップフロップ
１１２−１ないし１１２−４をリセットする信号であっ
てデータバッファレジスタ１０６にデータがセットされ
たことを示すものである。フリ・ノブフロップ１１２−
１ないし１１２−４は、データバッファレジスタ１０６
に新たにデータがセットされることにより、リセットさ
れて各対応するバイトが有効であることを示し、入出力
装置にデータが送出された時に送出したバイトに対応す
るフリップフロップがセットされて該ハイドが無効であ
ることを示す、そして以後同番地へ再びアクセスがあっ
た場合にアドレスマツチ信号１１０を抑止する。
１１は前述の第１図のものと同じ機能を持ち、１１２−
１ないし１１２−４はデータバッファレジスタ１０６内
の各バイトの有効／無効を表わすフリップフロップ、１
１３はフリップフロップ１１２−１ないし１１２−４を
セットする４言号であって入出力装置へのデータ転送が
行なわれたことを示すもの、１１４はフリップフロップ
１１２−１ないし１１２−４をリセットする信号であっ
てデータバッファレジスタ１０６にデータがセットされ
たことを示すものである。フリ・ノブフロップ１１２−
１ないし１１２−４は、データバッファレジスタ１０６
に新たにデータがセットされることにより、リセットさ
れて各対応するバイトが有効であることを示し、入出力
装置にデータが送出された時に送出したバイトに対応す
るフリップフロップがセットされて該ハイドが無効であ
ることを示す、そして以後同番地へ再びアクセスがあっ
た場合にアドレスマツチ信号１１０を抑止する。
この実施例によれば、連続したアドレスに対する転送要
求に対し、先行読取り機能によって転送速度の向上が図
れると共に、同一のアドレスに対して繰返しアクセスが
ある場合にも更新された主記憶装置の内容を入出力装置
に転送できる。
求に対し、先行読取り機能によって転送速度の向上が図
れると共に、同一のアドレスに対して繰返しアクセスが
ある場合にも更新された主記憶装置の内容を入出力装置
に転送できる。
第３図は本発明の他の実施例である９図中１００ないし
１１４は前述の第２図のものと同じ機能を持つ。第３図
に於いて第２図図示のものと異なるところは、（ｉ）フ
リップフロップ１１２−１ないし１１２−４の内のより
若番地に対応するフリップフロップブを、当該フリップ
フロップ１１２−１ないし１１２−４の内の１つがセッ
トされるとき同時にセットすることと、（ｉｉ）フリッ
プフロップ１１２−４の出力をメモリアドレスレジスタ
の内容＋１番地の先行読取り指定として用いたことであ
る。
１１４は前述の第２図のものと同じ機能を持つ。第３図
に於いて第２図図示のものと異なるところは、（ｉ）フ
リップフロップ１１２−１ないし１１２−４の内のより
若番地に対応するフリップフロップブを、当該フリップ
フロップ１１２−１ないし１１２−４の内の１つがセッ
トされるとき同時にセットすることと、（ｉｉ）フリッ
プフロップ１１２−４の出力をメモリアドレスレジスタ
の内容＋１番地の先行読取り指定として用いたことであ
る。
前述のように入出力装置からの転送要求は連続したアド
レスであることが多いため、アクセスがあったバイトよ
りも若番地側も同時に無効とし、また、１語内で最老番
地のバイトが入出力装置に転送された時、主記憶装置内
の次番地の内容をデータバッファレジスタへ格納するよ
うにしたものである。この実施例によれば、第２図図示
の実施例に加えて、より強化された先行読取り機能を有
するために、より転送速度の向上を図ることが出来る。
レスであることが多いため、アクセスがあったバイトよ
りも若番地側も同時に無効とし、また、１語内で最老番
地のバイトが入出力装置に転送された時、主記憶装置内
の次番地の内容をデータバッファレジスタへ格納するよ
うにしたものである。この実施例によれば、第２図図示
の実施例に加えて、より強化された先行読取り機能を有
するために、より転送速度の向上を図ることが出来る。
以上説明した如く、本発明によれば、入出力装置から主
記憶装置への連続したアドレスの転送要求に対して主記
憶装置へのアクセス回数を減らして転送速度を向上させ
ると共に、繰返される同一のアドレスへの転送要求にも
、データバッファレジスタ内のデータを転送し続けるこ
と無く、主記憶装置の内容を転送することが出来る。
記憶装置への連続したアドレスの転送要求に対して主記
憶装置へのアクセス回数を減らして転送速度を向上させ
ると共に、繰返される同一のアドレスへの転送要求にも
、データバッファレジスタ内のデータを転送し続けるこ
と無く、主記憶装置の内容を転送することが出来る。
第１図は本発明の原理構成図、第２図は本発明の一実施
例を示す構成図、第３図は本発明の他の実施例を示す構
成図、第４図は従来の構成図を示す。 図中の符号１００はデータバス、１０１はアドレスバス
、１０５はメモリアドレスレジスタ、１０６はデータバ
ッファレジスタ、１０７はアドレス比較器、１０８はデ
コーダ、１０９はバイトアドレスレジスタを表わす。
例を示す構成図、第３図は本発明の他の実施例を示す構
成図、第４図は従来の構成図を示す。 図中の符号１００はデータバス、１０１はアドレスバス
、１０５はメモリアドレスレジスタ、１０６はデータバ
ッファレジスタ、１０７はアドレス比較器、１０８はデ
コーダ、１０９はバイトアドレスレジスタを表わす。
Claims (1)
- 【特許請求の範囲】 情報処理装置の主記憶装置と入出力装置との間のデータ
転送を制御するチャネル制御装置（１１１）において、 入出力装置から要求されたアドレスを保持するバイトア
ドレスレジスタ（１０９）と、要求に従って読み出され
たデータを保持するデータバッファレジスタ（１０６）
と、メモリアドレスを保持するメモリアドレスレジスタ
（１０５）と、バイトアドレスレジスタ（１０９）の内
容とメモリアドレスレジスタ（１０５）の内容とを比較
して要求されたアドレスの内容がデータバッファレジス
タ（１０６）の中にあることを示すマッチ信号（１１０
）を発生する比較器（１０７）とを持つデータ先行読取
機構と、データバッファレジスタ（１０６）内の各バイ
ト対応に該バイトが転送された際にセットされかつデー
タバッファレジスタ（１０６）が更新された際にリセッ
トされる２度転送禁止回路部（２００）を設けると共に
、 該２度転送禁止回路部（２００）がセットされているバ
イトデータの転送要求があった際に前述した比較器（１
０７）からの出力を抑止する手段と、を有することを特
徴とするデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27058886A JPH0752423B2 (ja) | 1986-11-13 | 1986-11-13 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27058886A JPH0752423B2 (ja) | 1986-11-13 | 1986-11-13 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124161A true JPS63124161A (ja) | 1988-05-27 |
| JPH0752423B2 JPH0752423B2 (ja) | 1995-06-05 |
Family
ID=17488209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27058886A Expired - Lifetime JPH0752423B2 (ja) | 1986-11-13 | 1986-11-13 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752423B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173856A (ja) * | 1988-12-27 | 1990-07-05 | Agency Of Ind Science & Technol | バッファ制御方式 |
| EP1168119A2 (de) * | 2000-06-20 | 2002-01-02 | Bayerische Motoren Werke Aktiengesellschaft | Steuergerät mit einem Hauptmikroprozessor und mit einer Prozessorschnittstelle zu einer Bus-Sende-Empfangseinheit |
-
1986
- 1986-11-13 JP JP27058886A patent/JPH0752423B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02173856A (ja) * | 1988-12-27 | 1990-07-05 | Agency Of Ind Science & Technol | バッファ制御方式 |
| EP1168119A2 (de) * | 2000-06-20 | 2002-01-02 | Bayerische Motoren Werke Aktiengesellschaft | Steuergerät mit einem Hauptmikroprozessor und mit einer Prozessorschnittstelle zu einer Bus-Sende-Empfangseinheit |
| JP2002082842A (ja) * | 2000-06-20 | 2002-03-22 | Bayerische Motoren Werke Ag | メインマイクロプロセッサと、バス送受信ユニットに対するプロセッサインタフェースとを有する制御装置 |
| US6813727B2 (en) | 2000-06-20 | 2004-11-02 | Bayerische Motoren Werke Aktiengesellschaft | Control unit having a main microprocessor and having a processor interface to a bus transceiver unit |
| EP1168119A3 (de) * | 2000-06-20 | 2006-01-18 | Bayerische Motoren Werke Aktiengesellschaft | Steuergerät mit einem Hauptmikroprozessor und mit einer Prozessorschnittstelle zu einer Bus-Sende-Empfangseinheit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752423B2 (ja) | 1995-06-05 |
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