JPS63240649A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ等のデータ処理装置に関
し、更に詳述すれば、所謂キャッシュメモリを備えたデ
ータ処理装置に関する。

〔従来技術〕

マイクロコンピュータ等のデータ処理装置では、高速の
プロセッサを低速の主メモリから切離すことによりデー
タの読出しを高速処理する目的で、比較的小容量ではあ
るが高速アクセス可能なバッファメモリを使用する構成
が採られる。このような目的で使用されるバッファメモ
リが所謂キャッシュメモリと称されるのであるが、これ
は主メモリに記憶されているデータの内の最も高頻度で
使用されるデータ、あるいは最後に使用されたデータを
格納しておき、プロセッサによるデータの読出しに１ｌ
ｊＸしてはこのキャッシュメモリをアクセスし、当該デ
ータがこのキャッシュメモリに格納されていない場合に
のみ主メモリへのアクセスを行うことにより、データ読
出しの所要時間を短縮せんとするものである。

第２図は、たとえば「日経エレクトロニクス。

Ｎａ３８６　Ｐ２Ｏ４〜２０５（日経マグロウヒル社１
９８６年１月１３１’１号）」に公表された上述の如き
キャッシュメモリを備えたマイクロコンピュータの一構
成例を示すブロック図である。

この第２図において、参照符号１はプロセッサであり、
システムハス６を介して主メモリ５をアクセスするよう
に接続されている。

３はキャッシュコントローラである。このキャッシュコ
ントローラ３はキャッシュメモリ４に格納されているデ
ータのプロセッサアドレスを記憶しており、プロセッサ
１がデータの読出しに際して出力するプロセッサアドレ
ス信号９によりヒソ１−判定、即ちプロセッサｌにより
読出しが要求されているデータがキャッシュメモリ４に
格納されているか否かの判定等を行う、ヒツトしている
場合、キャッシュコントローラ３はキャッシュコントロ
ール信号１３をキャッシュメモリ４に与えて該当データ
をデータ信号１２としてプロセッサｌに出力する。一方
、ヒツトしなかった場合、即ちキャッシュミスの場合、
キャッシュコントローラ３はプロセッサ１が要求してい
るデータを含み且つキャッシュメモリ４のラインサイズ
（記憶容量）に相当するデータ群の範囲を指定するブロ
ック転送アドレス信号１０をセレクタ７を介してシステ
ムアドレス信号１１として主メモリ５に出力することに
より、プロセッサ１が要求しているデータを含むデータ
群の主メモリ５からの転送を受ける。

７はプロセッサｌから出力されるプロセッサアドレス信
号９とキャッシュコントローラ３から出力されるブロッ
ク転送アドレス信号１０とを切換えていずれか一方を主
メモリ５へのシステムアドレス信号１１として出力する
セレクタである。

このようなキャッシュメモリ４を備えた従来のマイクロ
コンピュータの動作は以下の如くである。

まず、プロセッサ１はデータの読出しに際してそのデー
タのアドレスをＦｉｔ定するプロセッサアドレス信号９
を出力する。これによりキャッシュコントローラ３はヒ
ツト判定、叩ちプロセッサ１により読出しが要求された
データがキャッシュメモＵ　４に格納されているか否か
を判定する。ヒントしている、即ち該当データがキヤ・
ノシュメモリ４に格納されている場合にはキャッシュコ
ントローラ３はキャッシュメモリ４にキャッシュコント
ロール信号１３を与えてキャッシュメモリ４に格納され
ている当該データをデータ信号１２としてプロセッサ１
へ出力させる。

一方、キャッシュミス、即ちプロセッサ１が要求したデ
ータがキャッシュメモリ４に格納されていない場合には
、キャッシュコントローラ３は当該データを含むデータ
群を主メモリ５からキャッシュメモリ４ヘブロツク転送
させる。より具体的には、キャッシュコントローラ３は
プロセッサｌからのプロセッサアドレス信号９を含む所
定範囲のアドレスをブロック転送アドレス信号１０とし
て作成し、このブロック転送アドレス信号１ｏをセレク
タ７に出力する。セレクタ７はブロック転送アドレス信
号１０をシステムアドレス信号１１として主メモリ５に
出力するので、キャッシュメモリ４のデータ容量、即ち
キャッシュメモリ４のラインサイズに相当する固定バイ
ト数のデータ群が主メモリ５から読出されてデータ信号
１２としてキャッシュメモリ４へ転送される。この後、
上述のヒツトの場合と同様に、プロセッサｌにより要求
されているデータがキャッシュメモリ４から読出され、
データｆＲ号１２としてプロセッサｌに与えられる。

〔発明が解決しようとする問題点〕 ところで上述のような従来の構成では、ヒツト率、即ち
プロセッサＩによる全メモリアクセス数に対するキャッ
シュメモリ４のヒント回数の割合を向上させる目的で、
キャッシュミス時に主メモリ５からキャッシュメモリ４
へ当該データを含むデータ群を転送格納させるようにし
ている。しかしこの場合たとえば、非常に使用頻度が高
いデータがキャッシュメモリ４に格納されているにも拘
わらず、他のデータが要求された場合にはキャッシュメ
モリ４の格納内容の総てが書換えられてしまい、爾後の
ヒント率の低下を招来するという問題がある。

本発明はこのような問題点の解消を図らんとしてなされ
たものであり、キャッシュメモリに対するキャッシュミ
スに際して、後に不必要になるデータがキヤ・７シユメ
モリに格納される可能性を低くすることにより、キャッ
シュメモリに対するヒツト率の向上を図ったデータ処理
装置の提供を目的とする。

〔問題点を解決するための手段〕

本発明に係るデータ処理装置は、キャッシュメモリに対
するキャッシュミスに際して、主メモリからキャッシュ
メモリへ転送されるデータ群のサイズをプロセッサが要
求しているデータの８Ｍ４に合わせて決定するデータサ
イズ決定回路を備えている。

〔作用〕

本発明のデータ処理装置では、キャッシュメモリに対す
るキャッシュミス時に主メモリからキャッシュメモリへ
転送されるデータ群に以後の処理に際して必要性が低い
データが多く含まれる場合にはキャッシュメモリに転送
されるデータのサイズが小さくなるので、それまでキャ
ッシュメモリに格納されていたデータが新たなデータに
より一ト書きされて破壊される割合が少ないので、以後
のヒツト率が向上する。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るデータ処理装置の一例としてのマ
イクロコンビ二一夕の構成を示すブロック図であり、前
述の第１図に示した従来例のブロック図と同一構成部分
については同一の参！！６符号を付与しである。

第１図において、参照符号１はプロセッサで、あり、シ
ステムバス６を介して主メモリ５をアクセスするように
接続されている。

３はキャッシュコントローラである。このキャッシュコ
ントローラ３はキャッシュメモリ４に格納されているデ
ータのプロセッサアドレスを記憶しており、プロセッサ
１がデータの読出しに際して出力するプロセッサアドレ
ス信号９によりヒツト判定、即ちプロセッサ１により読
出しが要求されているデータがキャッシュメモリ４に格
納されているか否かの判定等を行う。ヒツトしている場
合、キャッシュコントローラ３はキャッシュコン１−ロ
ール信号１３をキャッシュメモリ４に与えて該当データ
をデータ信号１２としてプロセッサｌに出力する。一方
、ヒントしなかった場合、即ちキャッシュミスの場合、
キャッシュコントローラ３はプロセッサｌが要求してい
るデータを含み且つキャッシュメモリ４のラインサイズ
（記憶容量）に相当するデータ群の範囲を指定するブロ
ック転送アドレス信号１０をセレクタ７を介してシステ
ムアドレス信号１１として主メモリ５に出力することに
より、プロセッサｌが要求しているデータを含み且つデ
ータサイズ決定回路２により決定されたサイズのデータ
群の転送、つまりデータブロック単位での主メモリ５か
らの転送を受ける。

データサイズ決定回路２は、キャッシュミス時にキャッ
シュコントローラ３からキャシュミス信号１４が与えら
れ、これによりプロセッサ１が要求したデータの種ｔ−
Ｕを判定し、その結果に応じてキャッシュコン）・ロー
ラ３により主メモリ５からキャッシュメモリ４へ転送す
べきデータのサイズを決定し、データサイズ信号１５と
してキャッシュコントローラ３に与える。

このデータサイズ決定回路２によるデータサイズの決定
はより具体的には以下如くして行われる。

プロセッサ１はデータ処理のために必要とするコードあ
るいはシステム定数等の別を表すコード／データ信号８
及びそのデータに関するプロセッサアドレス信号９をそ
れぞれ出力するが、これらがデータサイズ決定回路２に
も与えられている。そしてデータサイズ決定回路２は、
プロセッサＩが出力するコード／データ信号８により、
プロセッサｌが現在要求しているデータの種類を判定し
、それに基づいてキャッシュコントローラ３が主メモリ
５からキャッシュメモリ４へ転送すべきデータのサイズ
を決定する。

このデータサイズ決定回路２によるデータサイズの決定
は以下のような原理に基づいて行われる。

一般にプロセッサｌにより実行されるコードは主メモリ
５のメモリ空間に連続的に配置され、次順以降に要求さ
れるコードが現在要求されているコードに隣接して配置
されている可能性が高い。

従って、プロセッサＩがコードの読出しを要求している
場＆にはそのコードを含む比較的大きなサイズ、より具
体的にはキャッシュメモリ４のラインサイズと同容量の
データ群をキャッシュメモリ・１・＼転送格納すれば爾
後のヒント率が向上する可１ｉ旨性が高い。

一方、プロセッサ１が要求しているデータがたとえばシ
ステム定数等のデータであれば、それに近接して主メモ
リ５内に格納されているデータがその直後に必要とされ
る可能性は余り高くはない。

従ってこのような場合には、要求されているデータのみ
を主メモリ５からキャッシュメモリ４へ転送して格納さ
せれば、それ以前にキャッシュメモＩＪ　４に格納され
ていたたとえば使用頻度が高いデータが不必要なデータ
により上書きされて破壊されることが回避されるので、
ｌｆｌ＆のヒツト率の低下を防止出来る。

更に、データサイズ決定回路２にはプロセッサアドレス
信号９が与えられているので、このアドレスによりプロ
セッサ１が要求しているデータの種類が判定可能であれ
ば、即ちたとえば主メモリ５のメモリ空間におけるコー
ドとデータとの配置が予めアドレスにより定められてい
るような場合には、これに基づいてデータサイズを決定
することも可能である。

７はプロセッサｌから出力されるプロセッサアドレス信
号９とキャッシュコントローラ３がら出力されるブロッ
ク転送アドレス信号ＩＯとを切換えていずれか一方を主
メモリ５へのシステムアドレス信号として出力するセレ
クタである。

このような本発明のデータ処理装置、具体的にはマイク
ロコンピュータの動作は以下の如くである。

まず、プロセッサｌはデータの読出しに際してプロセッ
サアドレス信号９を出力する。これによりキャッシュコ
ントローラ３はヒツト判定、即ちプロセッサｌにより読
出しが要求されたデータがキャッシュメモリ４に格納さ
れているか否かを判定する。ヒツトしている、即ち該当
データがキャッシュメモリ４に格納されている場合には
キャッジ−Ｌコン）・ローラ３はキャッシュメモリ４に
キャッシュコン１−ロール信号１３を与えてキャッシュ
メモリ４に格納されている当該データをデータ信号１２
としてプロセッサ１へ出力させる。

一方、キャッシュミス、即ちプロセッサｌが要求したデ
ータがキャッシュメモリ４に格納されていない場合には
、キャッシュコントローラ３からデータ信号１２にキャ
シヱミス信号１４が与えられる。

これによりデータサイズ決定回路２はプロセッサＩが出
力したコード／データ信号８に従って、プロセンサｌが
要求しているデータの種類、ｌシちコードであるかある
いはシステム定数等のデータであるかを判定し、その結
果をデータサイズ信号１５としてキャッシュコントロー
ラ３に与える。

キャッシュコントローラ３はデータサイズ決定回路２か
ら与えらた判定結果、即ちデータサ・イズ信号１５に基
づき、プロセッサ１が要求しているデータがコードであ
る場合にはそのコードを含みキャッシュメモリ４のライ
ンサイズに相当するサイズのデータ群をＦｒ！定するブ
ロック転送アドレス信号ＩＯをセレクタ７に出力する。

またプロセ・７すｌが要求しているデータがシステム定
数等のデータである場合には、キャッシュコントローラ
３はそのデータのアドレスのみをブロック転送アドレス
信号１０としてセレクタ７に出力する。

セレクタ７はキャッシュコントローラ３がら与えられる
ブロック転送アドレス信号１ｏをシステムアドレス信号
１１としてシステムバス６を介して主メモリ５に与える
。これにより、主メモリ５がらはシステムアドレス信号
１１によりｔ斥定された範囲のデータ群がデータブロッ
ク単位で読出されてデータ信号１２としてキャッシュメ
モリ４に転送される。

このため、プロセッサ１が要求しているデータがコード
である場合には、キャッシュメモリ４にはそのコードを
含みキャッシュメモリ４のラインサイズに相当する量の
データ群がキャッシュメモリ４に転送格納されるが、プ
ロセッサ１が要求しているデータがシステム定数等のデ
ータである場合には、キャッシュメモリ４にはそのデー
タのみが転送されて格納されるので、キャッシュメモリ
４のその格納位置以外の部分にそれまで格納されていた
データは破壊されずに残される。

この後、前述のヒントの場合と同様に、プロセッサｌに
より要求されているデータがキャッシュメモリ４から読
出されてデータ信号１２としてプロセッサｌに与えられ
る。

従って、本発明ではキャッシュミスした場合にプロセッ
サ１が要求しているデータがたとえばシステム定数のよ
うな比較的その近辺に格納されているデータとの関連が
薄い場合には、そのデータのみがキャッシュメモリ４に
転送され、キャッシュメモリ４にそれまで格納されてい
たデータは大部分が破壊されずに残されるので、その後
のキャッシュメモリ４のヒント率の低下が回避出来る。

なお上記実施例では、キャッシュメモリ４に主メモリ５
から転送するデータのサイズをプロセッサ１が出力する
コード／データ信号８またはプロセッサアドレス信号９
によることとしているが、プロセッサ１が要求するデー
タの種類（あるいは属性等）が判定可能であれば他の信
号を使用する構成とすることも勿論可能である。

〔効果〕

以上のように本発明によれば、プロセッサが要求するデ
ータの種類によりキャッシュミス時に主メモリからキャ
ンシュメモリへ転送するデータのサイズを可変としてい
るので、不必要なデータがキャッシュメモリに格納され
る可能性が低減してヒツト率が向上する。従ってプロセ
ッサによるメモリアクセスの所要時間が短縮される。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリを備えたデータ
処理装置の構成を示すブロック図、第２図は従来のデー
タ処理装置の構成を示すブロック図である。 ■・・・プロセッサ　　２・・・データサイズ決定回路
３・・・キャッシュコントローラ　　４・・・キャッシ
ュメモリ　　５・・・主メモリ なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、プロセッサによるデータの読出しに際してキャッシ
   ュメモリをアクセスし、該当データが前記キャッシュメ
   モリに格納されていない場合にはキャッシュコントロー
   ラにより主メモリから該当データを含むデータ群を前記
   キャッシュメモリに転送して格納した後、前記キャッシ
   ュメモリから該当データを読出すべくなしたデータ処理
   装置において、 前記キャッシュメモリにより前記主メモリ から前記キャッシュメモリへ転送されるデータ群のサイ
   ズをプロセッサが要求しているデータの種類に応じて決
   定するデータサイズ決定回路を備えたことを特徴とする
   データ処理装置。 ２、データサイズ決定回路は、プロセッサが要求してい
   るデータの種類を示すコード／データ信号またはアドレ
   スを示すプロセッサアドレス信号に基づいて主メモリか
   らキャッシュメモリへ転送されるデータ群のサイズを決
   定すべくなしてあることを特徴とする特許請求の範囲第
   １項記載のデータ処理装置。