JPH04326437A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04326437A JPH04326437A JP3096908A JP9690891A JPH04326437A JP H04326437 A JPH04326437 A JP H04326437A JP 3096908 A JP3096908 A JP 3096908A JP 9690891 A JP9690891 A JP 9690891A JP H04326437 A JPH04326437 A JP H04326437A
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- Japan
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- cache
- address
- memory
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、情報処理装置のキャ
ッシュメモリ制御に関するものである。
ッシュメモリ制御に関するものである。
【０００２】
【従来の技術】図２は中央制御装置１１、キャッシュメ
モリ部１２、メインメモリ１３、アドレス変換部１４な
どから構成される情報処理装置の概略ブロツクの一例を
示す図である。メモリアクセス時にはアドレス変換部１
４内のＴＬＢ（Ｔａｂｌｅ Ｌｏｏｋ−ａｓｉｄｅ
Ｂｕｆｆｅｒ）を用いて論理アドレスから物理アドレ
スにアドレス変換が行われ、その物理アドレス値によっ
てキャッシュメモリ又はメインメモリに対してデータの
読み出し・書き込みを実行する。例えばＲｅｓｔｏｎ
Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ Ｉｎｃ
．（１９８３年バージニア）発行の「Ｈｉｇｈ−Ｓｐｅ
ｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ」の１８、１
９ページにメモリ周辺部の構成例があり、これを図３に
示しキャッシュメモリの動作を以下詳しく説明する。図
に示されるデータ線１５は中央処理装置１１に接続され
、物理アドレス線１８はアドレス変換部１４に接続され
ている。また、図には示していないがキャッシュメモリ
制御部２２と中央処理装置１１との間に中央処理装置１
１からのアクセス要求を伝えるためのアクセス要求線等
の数本の制御線がある。中央処理装置１１からメモリア
クセス要求があった時に、制御部２２は物理アドレス１
８を用いてディレクトリメモリ２３を参照し、そのアク
セスアドレスに対応するアクセスデータがキャッシュメ
モリ２１に格納されているかを調べる。アクセスデータ
がキャッシュメモリ２１に格納されている場合（キャッ
シュヒットという）は、制御部２２はデータスイッチ２
４を制御し、中央処理装置１１からのアクセス要求の内
容に従って、読み出し要求の場合はキャッシュメモリ２
１内のアクセスデータの値をデータ線１５から中央処理
装置１１へ出力する。書き込み要求の場合は中央処理装
置１１からデータ線１５に出力されているデータをキャ
ッシュメモリ２１に書き込む。アクセスデータがキャッ
シュメモリ２１に格納されていない場合（キャッシュミ
スという）、制御部２２はデータスイッチ２４やアドレ
ススイッチ２５を制御し、アクセスアドレスをメインメ
モリアドレス線２６に出力してアクセスアドレスに対応
するデータをメインメモリ１７からメインメモリデータ
線１６を介してキャッシュメモリ２１に書き込む。その
際、中央処理装置１１からのアクセス要求が読み出し要
求である場合、メインメモリ１３からキャッシュメモリ
２１へのデータがデータ線１５に出力され中央処理装置
１１はこれを取り込み、また書き込み要求である場合は
メインメモリ１３からのデータの代わりに中央処理装置
１１からデータ線１５に出力されているデータがキャッ
シュメモリ２１に書き込まれる。このメインメモリ１３
からキャッシュメモリ２１へのデータ転送の際に、キャ
ッシュメモリ２１内のデータとメインメモリ１３内のデ
ータとの対応関係を示すディレクトリメモリ２３の内容
を更新する。しかし、計算機性能の面からみるとキャッ
シュメモリの内容を変えないでおいた方がよいメモリア
クセスがある。 例えば、ディスプレイ装置に表示するデータなどをメイ
ンメモリ内に割り当てられたＩ／Ｏ用バツファへ書き込
む場合に、キャッシュメモリにそのデータがあってもＩ
／Ｏ制御装置にはＩ／Ｏ用バッファしか見えないので無
意味であり、しかもキャッシュメモリにあった元のデー
タがメインメモリへ追い出されてしまうので、かえって
キャッシュミスを増やす結果となって性能低下を招く。 そのための手段として例えば、「ＶＬＳＩＲＩＳＣ
Ａｒｃｈｉｔｅｃｔｕｒｅａｎｄ Ｏｒｇａｎｉｚａ
ｔｉｏｎ」Ｓｔｅｐｈｅｎ Ｂ．Ｆｕｒｂｅｒ著ｍａ
ｒｃｅｌｄｅｋｋｅｒ，ｉｎｃ．（１９８９）発行の３
２８〜３３８ページに記述されている、ＭＩＰＳ−Ｘと
いうマイクロプロセッサではｌｄ／ｓｔという通常のメ
モリアクセス命令の他に、ｌｄｔ／ｓｔｔという外部の
キャッシュメモリをキャッシュスルーするための専用命
令をサポートしている。この専用命令がきた場合の動作
を図３の例を用いて説明すると、制御部２２はキャッシ
ュミス時と同様にアドレススイッチ２５を制御し、アク
セスアドレスをメインメモリアドレス線２６に出力する
。その際、中央処理装置からのアクセス要求が読み出し
要求である場合、メインメモリ１３からメインメモリデ
ータ線１６、データスイッチ２４を介してデータがデー
タ線１５に出力され中央処理装置はこれを取り込む。ま
た書き込み要求である場合は逆にデータ線１５、データ
スイッチ２４を介してメインメモリデータ線１６に出力
されメインメモリ１３へ書き込まれる。この場合、ディ
レクトリメモリ２３やキャッシュメモリ２１の情報は一
切書き換えられない。また、同文献の３３３〜３５３ペ
ージに記述されている、ＡＲＭ３というマイクロプロセ
ッサでは図４に示すＣａｃｈｅａｂｌｅというキャッシ
ュ制御用のレジスタを制御部２２に内蔵することによっ
てキャッシュスルーを実現している。その実現方式を簡
単に説明すると、ＡＲＭ３ではアドレス空間が最大６４
ＭＢｙｔｅでその空間を３２分割して２ＭＢｙｔｅずつ
第４図のようにＣａｃｈｅａｂｌｅレジスタの各ビット
に対応させる。メモリアクセス命令が実行された時に、
そのアクセスアドレスからＣａｃｈｅａｂｌｅレジスタ
の対応したビットを調べてキャッシュスルーの可否を制
御部２２で判定して、専用命令の例と同様にデータスイ
ッチ２４などを制御してキャッシュスルーを行う。
モリ部１２、メインメモリ１３、アドレス変換部１４な
どから構成される情報処理装置の概略ブロツクの一例を
示す図である。メモリアクセス時にはアドレス変換部１
４内のＴＬＢ（Ｔａｂｌｅ Ｌｏｏｋ−ａｓｉｄｅ
Ｂｕｆｆｅｒ）を用いて論理アドレスから物理アドレ
スにアドレス変換が行われ、その物理アドレス値によっ
てキャッシュメモリ又はメインメモリに対してデータの
読み出し・書き込みを実行する。例えばＲｅｓｔｏｎ
Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ Ｉｎｃ
．（１９８３年バージニア）発行の「Ｈｉｇｈ−Ｓｐｅ
ｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍｓ」の１８、１
９ページにメモリ周辺部の構成例があり、これを図３に
示しキャッシュメモリの動作を以下詳しく説明する。図
に示されるデータ線１５は中央処理装置１１に接続され
、物理アドレス線１８はアドレス変換部１４に接続され
ている。また、図には示していないがキャッシュメモリ
制御部２２と中央処理装置１１との間に中央処理装置１
１からのアクセス要求を伝えるためのアクセス要求線等
の数本の制御線がある。中央処理装置１１からメモリア
クセス要求があった時に、制御部２２は物理アドレス１
８を用いてディレクトリメモリ２３を参照し、そのアク
セスアドレスに対応するアクセスデータがキャッシュメ
モリ２１に格納されているかを調べる。アクセスデータ
がキャッシュメモリ２１に格納されている場合（キャッ
シュヒットという）は、制御部２２はデータスイッチ２
４を制御し、中央処理装置１１からのアクセス要求の内
容に従って、読み出し要求の場合はキャッシュメモリ２
１内のアクセスデータの値をデータ線１５から中央処理
装置１１へ出力する。書き込み要求の場合は中央処理装
置１１からデータ線１５に出力されているデータをキャ
ッシュメモリ２１に書き込む。アクセスデータがキャッ
シュメモリ２１に格納されていない場合（キャッシュミ
スという）、制御部２２はデータスイッチ２４やアドレ
ススイッチ２５を制御し、アクセスアドレスをメインメ
モリアドレス線２６に出力してアクセスアドレスに対応
するデータをメインメモリ１７からメインメモリデータ
線１６を介してキャッシュメモリ２１に書き込む。その
際、中央処理装置１１からのアクセス要求が読み出し要
求である場合、メインメモリ１３からキャッシュメモリ
２１へのデータがデータ線１５に出力され中央処理装置
１１はこれを取り込み、また書き込み要求である場合は
メインメモリ１３からのデータの代わりに中央処理装置
１１からデータ線１５に出力されているデータがキャッ
シュメモリ２１に書き込まれる。このメインメモリ１３
からキャッシュメモリ２１へのデータ転送の際に、キャ
ッシュメモリ２１内のデータとメインメモリ１３内のデ
ータとの対応関係を示すディレクトリメモリ２３の内容
を更新する。しかし、計算機性能の面からみるとキャッ
シュメモリの内容を変えないでおいた方がよいメモリア
クセスがある。 例えば、ディスプレイ装置に表示するデータなどをメイ
ンメモリ内に割り当てられたＩ／Ｏ用バツファへ書き込
む場合に、キャッシュメモリにそのデータがあってもＩ
／Ｏ制御装置にはＩ／Ｏ用バッファしか見えないので無
意味であり、しかもキャッシュメモリにあった元のデー
タがメインメモリへ追い出されてしまうので、かえって
キャッシュミスを増やす結果となって性能低下を招く。 そのための手段として例えば、「ＶＬＳＩＲＩＳＣ
Ａｒｃｈｉｔｅｃｔｕｒｅａｎｄ Ｏｒｇａｎｉｚａ
ｔｉｏｎ」Ｓｔｅｐｈｅｎ Ｂ．Ｆｕｒｂｅｒ著ｍａ
ｒｃｅｌｄｅｋｋｅｒ，ｉｎｃ．（１９８９）発行の３
２８〜３３８ページに記述されている、ＭＩＰＳ−Ｘと
いうマイクロプロセッサではｌｄ／ｓｔという通常のメ
モリアクセス命令の他に、ｌｄｔ／ｓｔｔという外部の
キャッシュメモリをキャッシュスルーするための専用命
令をサポートしている。この専用命令がきた場合の動作
を図３の例を用いて説明すると、制御部２２はキャッシ
ュミス時と同様にアドレススイッチ２５を制御し、アク
セスアドレスをメインメモリアドレス線２６に出力する
。その際、中央処理装置からのアクセス要求が読み出し
要求である場合、メインメモリ１３からメインメモリデ
ータ線１６、データスイッチ２４を介してデータがデー
タ線１５に出力され中央処理装置はこれを取り込む。ま
た書き込み要求である場合は逆にデータ線１５、データ
スイッチ２４を介してメインメモリデータ線１６に出力
されメインメモリ１３へ書き込まれる。この場合、ディ
レクトリメモリ２３やキャッシュメモリ２１の情報は一
切書き換えられない。また、同文献の３３３〜３５３ペ
ージに記述されている、ＡＲＭ３というマイクロプロセ
ッサでは図４に示すＣａｃｈｅａｂｌｅというキャッシ
ュ制御用のレジスタを制御部２２に内蔵することによっ
てキャッシュスルーを実現している。その実現方式を簡
単に説明すると、ＡＲＭ３ではアドレス空間が最大６４
ＭＢｙｔｅでその空間を３２分割して２ＭＢｙｔｅずつ
第４図のようにＣａｃｈｅａｂｌｅレジスタの各ビット
に対応させる。メモリアクセス命令が実行された時に、
そのアクセスアドレスからＣａｃｈｅａｂｌｅレジスタ
の対応したビットを調べてキャッシュスルーの可否を制
御部２２で判定して、専用命令の例と同様にデータスイ
ッチ２４などを制御してキャッシュスルーを行う。
【０００３】
【発明が解決しようとする課題】以上のように従来の事
例では、キャッシュスルーを実施するために専用命令を
用いた場合には、各アドレスごとに指定することができ
たが、その命令をサポートした特殊な中央制御装置とメ
モリ制御回路が必要であつた。このため、専用命令をも
たない中央制御装置を使用するシステムにおいてその実
現が難しかった。一方、キャッシュ制御用のレジスタを
用いた場合では、固定されたアドレス空間に対してしか
キャッシュスルーの指定ができないため、プロセス単位
にアドレス空間を割り当てたりするような複雑な論理ア
ドレス空間を用いる計算機では採用しずらいといった問
題があった。この発明では上記のような問題点を解消す
るため、専用命令を使用せずにかつ任意のアドレス空間
に対応してキャッシュスルーの機能を実現することを目
的とする。
例では、キャッシュスルーを実施するために専用命令を
用いた場合には、各アドレスごとに指定することができ
たが、その命令をサポートした特殊な中央制御装置とメ
モリ制御回路が必要であつた。このため、専用命令をも
たない中央制御装置を使用するシステムにおいてその実
現が難しかった。一方、キャッシュ制御用のレジスタを
用いた場合では、固定されたアドレス空間に対してしか
キャッシュスルーの指定ができないため、プロセス単位
にアドレス空間を割り当てたりするような複雑な論理ア
ドレス空間を用いる計算機では採用しずらいといった問
題があった。この発明では上記のような問題点を解消す
るため、専用命令を使用せずにかつ任意のアドレス空間
に対応してキャッシュスルーの機能を実現することを目
的とする。
【０００４】
【課題を解決するための手段】本発明によるメモリ制御
装置では、メモリアクセス時にキャッシュスルーを実施
するために専用命令を用いずアクセスアドレスをもとに
その可否を判定するが、そのために論理アドレスから物
理アドレス変換するためにアドレス変換部に内蔵された
ＴＬＢの特定フィールドにて判定する手段を設けたもの
である。
装置では、メモリアクセス時にキャッシュスルーを実施
するために専用命令を用いずアクセスアドレスをもとに
その可否を判定するが、そのために論理アドレスから物
理アドレス変換するためにアドレス変換部に内蔵された
ＴＬＢの特定フィールドにて判定する手段を設けたもの
である。
【０００５】
【作用】本発明によるメモリ制御装置では、メモリアク
セス時にアクセスアドレスをもとに論理アドレスから物
理アドレスへの変換する時に、対応したＴＬＢのキャッ
シュスルー判定用フィールドでキャッシュスルーが指定
されていた場合はデータをキャッシュスルーする。
セス時にアクセスアドレスをもとに論理アドレスから物
理アドレスへの変換する時に、対応したＴＬＢのキャッ
シュスルー判定用フィールドでキャッシュスルーが指定
されていた場合はデータをキャッシュスルーする。
【０００６】
実施例１．以下、本発明の実施例について述べる。図１
はこの発明の一実施例におけるＴＬＢのフォーマット図
である。このＴＬＢは有効フランジ１、特権モードフラ
グ２、共用エリアフラグ３、プロセスＩＤ４、論理ペー
ジ番号６、物理ページ番号７などとともにキャッシュス
ルーフラグ５のフィールドが設けられたものである。メ
モリアクセス時にＴＬＢを用いて物理アドレスから論理
アドレスへの変換が行われた時、アドレス変換を行うと
同時に対応したＴＬＢのキャッシュスルーフラグ５をみ
て、セットされている場合はキャッシュスルーを実行す
るように制御部２２に対して伝え、従来例と同様にディ
レクトリメモリ２３やキャッシュメモリ２１の情報は一
切書き換えられず、キャッシュスルーを実施することが
できる。
はこの発明の一実施例におけるＴＬＢのフォーマット図
である。このＴＬＢは有効フランジ１、特権モードフラ
グ２、共用エリアフラグ３、プロセスＩＤ４、論理ペー
ジ番号６、物理ページ番号７などとともにキャッシュス
ルーフラグ５のフィールドが設けられたものである。メ
モリアクセス時にＴＬＢを用いて物理アドレスから論理
アドレスへの変換が行われた時、アドレス変換を行うと
同時に対応したＴＬＢのキャッシュスルーフラグ５をみ
て、セットされている場合はキャッシュスルーを実行す
るように制御部２２に対して伝え、従来例と同様にディ
レクトリメモリ２３やキャッシュメモリ２１の情報は一
切書き換えられず、キャッシュスルーを実施することが
できる。
【０００７】
【発明の効果】本発明による情報処理装置を用いること
により、メモリアクセス時にキャッシュスルーを実施し
たい場合、通常のメモリアクセス命令と異なる専用命令
を必要とせず、キャッシュスルーの専用命令をもたない
中央演算装置を用いた計算機において簡単に実現できる
とともに、複雑な論理アドレス空間をもつ計算機におい
てもＴＬＢの値を書き換えることによって、柔軟に対応
することができる。
により、メモリアクセス時にキャッシュスルーを実施し
たい場合、通常のメモリアクセス命令と異なる専用命令
を必要とせず、キャッシュスルーの専用命令をもたない
中央演算装置を用いた計算機において簡単に実現できる
とともに、複雑な論理アドレス空間をもつ計算機におい
てもＴＬＢの値を書き換えることによって、柔軟に対応
することができる。
【０００８】
【図１】この発明の情報処理装置の一実施例を示すＴＬ
Ｂフォーマット図である。
Ｂフォーマット図である。
【図２】従来の情報処理装置の一例を示す概略ブロック
図である。
図である。
【図３】従来の情報処理装置のメモリ周辺を示すブロッ
ク図である。
ク図である。
【図４】従来の情報処理装置のキャッシュ制御用レジス
タを示すフォーマット図である。
タを示すフォーマット図である。
１ 有効フラグ
２ 特権モードフラグ
３ 共有エリアフラグ
４ プロセスＩＤ
５ キャッシュスルーフラグ
６ 論理ページ番号
Claims (1)
- 【請求項１】 中央処理装置とメインメモリ間にキャ
ッシュメモリが置かれた情報処理装置におけるキャッシ
ュメモリ制御において、メモリアクセス命令が実行され
た場合に、アドレス変換用のＴＬＢ内に設けられた専用
フィールドをデータをキャッシュスルーする判定に使用
する構成とした情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096908A JPH04326437A (ja) | 1991-04-26 | 1991-04-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096908A JPH04326437A (ja) | 1991-04-26 | 1991-04-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326437A true JPH04326437A (ja) | 1992-11-16 |
Family
ID=14177464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096908A Pending JPH04326437A (ja) | 1991-04-26 | 1991-04-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004760A1 (fr) * | 1999-07-07 | 2001-01-18 | Hitachi, Ltd. | Controleur de memoire |
-
1991
- 1991-04-26 JP JP3096908A patent/JPH04326437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004760A1 (fr) * | 1999-07-07 | 2001-01-18 | Hitachi, Ltd. | Controleur de memoire |
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