JPH0711790B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0711790B2 JPH0711790B2 JP63233903A JP23390388A JPH0711790B2 JP H0711790 B2 JPH0711790 B2 JP H0711790B2 JP 63233903 A JP63233903 A JP 63233903A JP 23390388 A JP23390388 A JP 23390388A JP H0711790 B2 JPH0711790 B2 JP H0711790B2
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- JP
- Japan
- Prior art keywords
- cache
- data
- memory
- stack
- entry
- Prior art date
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はデータを効率的にキャッシングすることにより
高速実行を可能とするデータ処理装置に関するものであ
る。
高速実行を可能とするデータ処理装置に関するものであ
る。
従来の技術 従来から、命令を高速に実行するために、メモリ上の命
令やデータの一部の複製を高速デバイスで構成されたキ
ャッシュ装置上に置き、実効的なメモリアクセスを高速
にすることが行われてきた。
令やデータの一部の複製を高速デバイスで構成されたキ
ャッシュ装置上に置き、実効的なメモリアクセスを高速
にすることが行われてきた。
例えばモトローラ社製マイクロプロセッサMC68030で
は、命令用とデータ用のキャッシュを内蔵している
（「ザ．デザイン．インプリメンティション．オブ．
ザ．エム．シー.68030.キャッシュ．メモリイズ」エイ
チ・スケールズ，ピー・ハロッド，アイ．トリプルイ
ー．ピー．アール．オー．シー．インターナショナル．
コンフェレンス．オン．コンピュータ．デサイン,1987,
578〜581ページ，“THE DESIGN IMPLIMENTATION OF THE
MC68030 CACHE MEMORIES",H.SCALES,P.HARROD,IEEEPro
c.International Conf.on Computer Design,1987 pp.57
8−581）。MC68030の内蔵データキャッシュは論理アド
レスをタグ情報とするキャッシュで、ライト・ヒット時
にはキャッシュの更新とともにメモリへの書込みもライ
トスルー方式をとり、ライト・ミスヒット時にはメモリ
への書込みだけでエントリの生成を行わない方式と、メ
モリへの書込みとエントリの生成とを行う方式を選択で
きるようになっている。このライト・ミスヒット時の方
式の選択は、キャッシュ制御レジスタのフラグを制御す
ることによって行っている。このため、データキャッシ
ュのライト・ミスヒット時の方式は、データに対して固
定的になる。
は、命令用とデータ用のキャッシュを内蔵している
（「ザ．デザイン．インプリメンティション．オブ．
ザ．エム．シー.68030.キャッシュ．メモリイズ」エイ
チ・スケールズ，ピー・ハロッド，アイ．トリプルイ
ー．ピー．アール．オー．シー．インターナショナル．
コンフェレンス．オン．コンピュータ．デサイン,1987,
578〜581ページ，“THE DESIGN IMPLIMENTATION OF THE
MC68030 CACHE MEMORIES",H.SCALES,P.HARROD,IEEEPro
c.International Conf.on Computer Design,1987 pp.57
8−581）。MC68030の内蔵データキャッシュは論理アド
レスをタグ情報とするキャッシュで、ライト・ヒット時
にはキャッシュの更新とともにメモリへの書込みもライ
トスルー方式をとり、ライト・ミスヒット時にはメモリ
への書込みだけでエントリの生成を行わない方式と、メ
モリへの書込みとエントリの生成とを行う方式を選択で
きるようになっている。このライト・ミスヒット時の方
式の選択は、キャッシュ制御レジスタのフラグを制御す
ることによって行っている。このため、データキャッシ
ュのライト・ミスヒット時の方式は、データに対して固
定的になる。
発明が解決しようとする課題 しかしながら、従来の技術では対象とするデータを統一
的に扱うため、データの特性によっては性能がでないと
いう問題点を有していた。例えば、プログラムのデータ
はスタックとスタック以外のデータでは異なる特性を持
つ。即ち、スタックに対してはまずデータの書込みが行
われ、読出しは以前に書込まれたデータに対して行われ
るが、スタック以外のデータは一度読出されたデータが
何度も読まれる傾向がある。このような特性の違うデー
タを同一の機構で取り扱うために高いヒット率を得るこ
とができなかった。
的に扱うため、データの特性によっては性能がでないと
いう問題点を有していた。例えば、プログラムのデータ
はスタックとスタック以外のデータでは異なる特性を持
つ。即ち、スタックに対してはまずデータの書込みが行
われ、読出しは以前に書込まれたデータに対して行われ
るが、スタック以外のデータは一度読出されたデータが
何度も読まれる傾向がある。このような特性の違うデー
タを同一の機構で取り扱うために高いヒット率を得るこ
とができなかった。
本発明はかかる点に鑑み、特性の違うデータを扱っても
高いヒット率を得られるデータ処理装置を提供すること
を目的とする。
高いヒット率を得られるデータ処理装置を提供すること
を目的とする。
課題を解決するための手段 本発明はライト・ミスヒット時にメモリへの書込みだけ
でエントリの生成を行わない方式をとる第１のキャッシ
ュと、ライト・ミスヒット時にメモリへの書込みとエン
トリの生成とを行う方式をとる第２のキャッシュと、ア
ドレス空間またはアドレッシングモードを識別し、識別
結果によって前記第１のキャッシュまたは前記第２のキ
ャッシュを選択する手段とを備えたデータ処理装置であ
る。
でエントリの生成を行わない方式をとる第１のキャッシ
ュと、ライト・ミスヒット時にメモリへの書込みとエン
トリの生成とを行う方式をとる第２のキャッシュと、ア
ドレス空間またはアドレッシングモードを識別し、識別
結果によって前記第１のキャッシュまたは前記第２のキ
ャッシュを選択する手段とを備えたデータ処理装置であ
る。
作用 本発明は前記した手段により、データ領域をアドレス空
間またはアドレッシングモードによって識別してキャッ
シュを選択することにより、以前書込んだデータを読出
す傾向の高いデータ領域に対してはライト・ミスヒット
の起こった時点でキャッシュ・エントリを生成して、後
続する読出しに備えることができ、一度読まれたデータ
が何度も読まれる傾向の高いデータ領域に対してはライ
ト・ミスヒット時にエントリのリプレースを行わないこ
とにより、読んだデータをそのまま残しておくことがで
き、全体的なヒット率を向上することが可能となる。
間またはアドレッシングモードによって識別してキャッ
シュを選択することにより、以前書込んだデータを読出
す傾向の高いデータ領域に対してはライト・ミスヒット
の起こった時点でキャッシュ・エントリを生成して、後
続する読出しに備えることができ、一度読まれたデータ
が何度も読まれる傾向の高いデータ領域に対してはライ
ト・ミスヒット時にエントリのリプレースを行わないこ
とにより、読んだデータをそのまま残しておくことがで
き、全体的なヒット率を向上することが可能となる。
実 施 例 本発明はキャッシュを分離して異なる特性を持つデータ
に対処することにより、ヒット率向上を図ることを目的
とする。さらに、キャッシュをスタック領域とスタック
以外のデータ領域に分離し、スタック領域用のキャッシ
ュを論理アドレスをタグ情報とするキャッシュ，スタッ
ク以外のデータ領域用のキャッシュを物理アドレスをタ
グ情報とするキャッシュとすることによりヒット率向上
を図るとともにメモリとの整合性維持のためのハードウ
ェアを簡単化することを目的とする。
に対処することにより、ヒット率向上を図ることを目的
とする。さらに、キャッシュをスタック領域とスタック
以外のデータ領域に分離し、スタック領域用のキャッシ
ュを論理アドレスをタグ情報とするキャッシュ，スタッ
ク以外のデータ領域用のキャッシュを物理アドレスをタ
グ情報とするキャッシュとすることによりヒット率向上
を図るとともにメモリとの整合性維持のためのハードウ
ェアを簡単化することを目的とする。
図は本発明のデータ処理装置の構成図である。図におい
て１はライト・ミスヒット時にメモリヘの書込みだけで
エントリの生成を行わない方式をとり、物理アドレスを
タグ情報とする第１のキャッシュ、２はライト・ミスヒ
ット時にメモリへの書込みとエントリの生成とを行う方
式をとり、論理アドレスをタグ情報とする第２のキャッ
シュである。第１キャッシュ1,第２のキャッシュ２とも
ライト・ヒット時にはライトスルー方式をとる。３はア
ドレス空間によってスタックへのアクセスとスタック以
外へのアクセスとを識別しスタック以外へのアクセスで
あれば第１キャッシュ１を選択し、スタックへのアクセ
スであれば第２のキャッシュ２を選択するアドレス識別
部、４はデータ・リード時に第１のキャッシュ１および
第２のキャッシュ２からのデータを選択するセレクタ、
５は外部アクセスの制御を行うバス制御部、６は他マス
タからのメモリへのアクセスを監視するバスモニタ、７
および８は論理アドレスから物理アドレスへの変換を行
うアドレス変換部である。
て１はライト・ミスヒット時にメモリヘの書込みだけで
エントリの生成を行わない方式をとり、物理アドレスを
タグ情報とする第１のキャッシュ、２はライト・ミスヒ
ット時にメモリへの書込みとエントリの生成とを行う方
式をとり、論理アドレスをタグ情報とする第２のキャッ
シュである。第１キャッシュ1,第２のキャッシュ２とも
ライト・ヒット時にはライトスルー方式をとる。３はア
ドレス空間によってスタックへのアクセスとスタック以
外へのアクセスとを識別しスタック以外へのアクセスで
あれば第１キャッシュ１を選択し、スタックへのアクセ
スであれば第２のキャッシュ２を選択するアドレス識別
部、４はデータ・リード時に第１のキャッシュ１および
第２のキャッシュ２からのデータを選択するセレクタ、
５は外部アクセスの制御を行うバス制御部、６は他マス
タからのメモリへのアクセスを監視するバスモニタ、７
および８は論理アドレスから物理アドレスへの変換を行
うアドレス変換部である。
以上のように構成された本実施例のデータ処理装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
アドレス識別部３には、あらかじめスタック領域のアド
レス範囲31とスタック以外のデータ領域のアドレス範囲
32が設定されている。論理アドレスとリード／ライト制
御信号が入力されると、アドレス識別部３は当該理論ア
ドレスがスタック領域とスタック以外のデータ領域のど
ちらに属しているかを識別して、スタック領域に属して
いれば第２のキャッシュ２を選択し、スタック以外のデ
ータ領域に属していれば、第１のキャッシュ１を選択
し、リード／ライト情報を含む制御信号100で制御す
る。
レス範囲31とスタック以外のデータ領域のアドレス範囲
32が設定されている。論理アドレスとリード／ライト制
御信号が入力されると、アドレス識別部３は当該理論ア
ドレスがスタック領域とスタック以外のデータ領域のど
ちらに属しているかを識別して、スタック領域に属して
いれば第２のキャッシュ２を選択し、スタック以外のデ
ータ領域に属していれば、第１のキャッシュ１を選択
し、リード／ライト情報を含む制御信号100で制御す
る。
第１のキャッシュ１が選択された場合次のように動作す
る。
る。
アドレス変換部７で変換された物理アドレスと第１のキ
ャッシュ１のタグ部とを比較し、ヒット・ミスヒットの
判定を行う。リード時にヒットした場合にはセレクタ４
によって第１のキャッシュ１からデータが読出される。
リード時にミスヒットした場合には、第１のキャッシュ
１からバス制御部５に対してメモリ９の読出し要求が出
され、データがメモリ９から読出されるとともに第１の
キャッシュ１のエントリがリプレースされる。ライト時
にヒットした場合には第１のキャッシュ１のエントリの
データが更新されるとともに、バス制御部５に対してメ
モリ９への書込み要求がされる。ライト時にミスヒット
した場合には、第１のキャッシュ１のエントリはリプレ
ースされずに、バス制御部５に対するメモリ９への書込
み要求だけがされる。従って、この場合には第１のキャ
ッシュ１にはもとのデータが保持される。
ャッシュ１のタグ部とを比較し、ヒット・ミスヒットの
判定を行う。リード時にヒットした場合にはセレクタ４
によって第１のキャッシュ１からデータが読出される。
リード時にミスヒットした場合には、第１のキャッシュ
１からバス制御部５に対してメモリ９の読出し要求が出
され、データがメモリ９から読出されるとともに第１の
キャッシュ１のエントリがリプレースされる。ライト時
にヒットした場合には第１のキャッシュ１のエントリの
データが更新されるとともに、バス制御部５に対してメ
モリ９への書込み要求がされる。ライト時にミスヒット
した場合には、第１のキャッシュ１のエントリはリプレ
ースされずに、バス制御部５に対するメモリ９への書込
み要求だけがされる。従って、この場合には第１のキャ
ッシュ１にはもとのデータが保持される。
第２のキャッシュ２が選択された場合は次のように動作
する。
する。
アドレス識別部３から送出された論理アドレスと第２の
キャッシュ２のタグ部とが比較され、ヒット・ミスヒッ
トの判定がされる。リード時にミスヒットした場合に
は、第２のキャッシュ２からバス制御部５にメモリ９の
読出し要求が出され、データはメモリ９から読出される
とともに、第２のキャッシュ２のミスヒットしたエント
リがリプレースされる。ライト時にヒットした場合には
第２のキャッシュ２のエントリのデータが更新されると
ともに、バス制御部５に対してアドレス変換部８で変換
した物理アドレスとデータが送られてメモリ９への書込
み要求がされる。ライト時にミスヒットした場合には、
第２のキャッシュ２からバス制御部５にアドレス変換部
８で変換した物理アドレスとデータが送られてメモリ９
への書込み要求が出され、データはメモリ９に書き込ま
れるとともに第２のキャッシュ２のミスヒットしたエン
トリもリプレースされる。
キャッシュ２のタグ部とが比較され、ヒット・ミスヒッ
トの判定がされる。リード時にミスヒットした場合に
は、第２のキャッシュ２からバス制御部５にメモリ９の
読出し要求が出され、データはメモリ９から読出される
とともに、第２のキャッシュ２のミスヒットしたエント
リがリプレースされる。ライト時にヒットした場合には
第２のキャッシュ２のエントリのデータが更新されると
ともに、バス制御部５に対してアドレス変換部８で変換
した物理アドレスとデータが送られてメモリ９への書込
み要求がされる。ライト時にミスヒットした場合には、
第２のキャッシュ２からバス制御部５にアドレス変換部
８で変換した物理アドレスとデータが送られてメモリ９
への書込み要求が出され、データはメモリ９に書き込ま
れるとともに第２のキャッシュ２のミスヒットしたエン
トリもリプレースされる。
バスモニタ６は、バス制御部５を通して外部バスを監視
しており、他マスタからメモリ９に書込みが行われる時
には第１のキャッシュ１内に登録されているエントリと
同一のアドレスかどうかを監視している。他マスタから
同一のアドレスに書込まれる場合には、第１のキャッシ
ュ１内のエントリを無効化し、メモリ９との整合性を維
持する。
しており、他マスタからメモリ９に書込みが行われる時
には第１のキャッシュ１内に登録されているエントリと
同一のアドレスかどうかを監視している。他マスタから
同一のアドレスに書込まれる場合には、第１のキャッシ
ュ１内のエントリを無効化し、メモリ９との整合性を維
持する。
以上のように本実施例によれば、キャッシュをライト・
ミスヒット時にメモリ９への書込みだけでエントリの生
成を行わない方式をとる第１のキャッシュ１と、ライト
・ミスヒット時にメモリ９への書込みとエントリの生成
とを行う方式をとる第２のキャッシュ２とに分離するこ
とによりキャッシュ全体のヒット率の向上が可能とな
る。さらに、第１のキャッシュ１を物理アドレスをタグ
情報とするキャッシュ、第２のキャッシュ２を論理アド
レスをタグ情報とするキャッシュにし、アドレス識別部
３によってスタック領域とスタック以外のデータ領域を
識別してスタック以外のデータへのアクセスであれば第
１のキャッシュ１を選択し、スタックへのアクセスであ
れば第２のキャッシュ２を選択することにより、スタッ
クとスタック以外のデータの特性を活かしてヒット率を
向上することができる。また、メモリ９との整合性を維
持する必要のあるスタック以外のデータにだけ物理キャ
ッシュを使用することにより、整合性維持のためのハー
ドウェアの簡単化が可能となる。
ミスヒット時にメモリ９への書込みだけでエントリの生
成を行わない方式をとる第１のキャッシュ１と、ライト
・ミスヒット時にメモリ９への書込みとエントリの生成
とを行う方式をとる第２のキャッシュ２とに分離するこ
とによりキャッシュ全体のヒット率の向上が可能とな
る。さらに、第１のキャッシュ１を物理アドレスをタグ
情報とするキャッシュ、第２のキャッシュ２を論理アド
レスをタグ情報とするキャッシュにし、アドレス識別部
３によってスタック領域とスタック以外のデータ領域を
識別してスタック以外のデータへのアクセスであれば第
１のキャッシュ１を選択し、スタックへのアクセスであ
れば第２のキャッシュ２を選択することにより、スタッ
クとスタック以外のデータの特性を活かしてヒット率を
向上することができる。また、メモリ９との整合性を維
持する必要のあるスタック以外のデータにだけ物理キャ
ッシュを使用することにより、整合性維持のためのハー
ドウェアの簡単化が可能となる。
発明の効果 以上説明したように、本発明によれば、データ領域をア
ドレス空間またはアドレッシングモードによって識別し
てキャッシュを選択することにより、以前書込んだデー
タを読出す傾向の高いデータ領域に対してはライト・ミ
スヒットの起こった時点でキャッシュ・エントリを生成
して、後続する読出しに備えることができ、一度読まれ
たデータが何度も読まれる傾向の高いデーダ領域に対し
てはライト・ミスヒット時にエントリのリプレースを行
わないことにより、読んだデータをそのまま残しておく
ことができ、全体的なヒット率を上げることができその
実用的効果は大きい。
ドレス空間またはアドレッシングモードによって識別し
てキャッシュを選択することにより、以前書込んだデー
タを読出す傾向の高いデータ領域に対してはライト・ミ
スヒットの起こった時点でキャッシュ・エントリを生成
して、後続する読出しに備えることができ、一度読まれ
たデータが何度も読まれる傾向の高いデーダ領域に対し
てはライト・ミスヒット時にエントリのリプレースを行
わないことにより、読んだデータをそのまま残しておく
ことができ、全体的なヒット率を上げることができその
実用的効果は大きい。
図は本発明の一実施例の構成を示す構成図である。 １……第１のキャッシュ、２……第２のキャッシュ、３
……アドレス識別部、４……セレクタ、５……バス制御
部、６……バスモニタ、7,8……アドレス変換部、９…
…メモリ、31……スタック領域のアドレス範囲、32……
スタック以外のデータ領域のアドレス範囲、100……制
御信号。
……アドレス識別部、４……セレクタ、５……バス制御
部、６……バスモニタ、7,8……アドレス変換部、９…
…メモリ、31……スタック領域のアドレス範囲、32……
スタック以外のデータ領域のアドレス範囲、100……制
御信号。
Claims (1)
- 【請求項１】ライト・ミスヒット時にメモリへの書込み
だけでエントリの生成を行わない方式をとる第１のキャ
ッシュと、ライト・ミスヒット時にメモリへの書込みと
エントリの生成とを行う方法をとる第２のキャッシュ
と、アドレス空間またはアドレッシングモードを識別
し、識別結果によつて前記第１のキャッシュまたは前記
第２のキャッシュを選択する手段とを備えたことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233903A JPH0711790B2 (ja) | 1988-09-19 | 1988-09-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233903A JPH0711790B2 (ja) | 1988-09-19 | 1988-09-19 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281241A JPH0281241A (ja) | 1990-03-22 |
| JPH0711790B2 true JPH0711790B2 (ja) | 1995-02-08 |
Family
ID=16962389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233903A Expired - Fee Related JPH0711790B2 (ja) | 1988-09-19 | 1988-09-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711790B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930820A (en) * | 1996-03-18 | 1999-07-27 | Advanced Micro Devices, Inc. | Data cache and method using a stack memory for storing stack data separate from cache line storage |
| CN101156139A (zh) * | 2005-04-08 | 2008-04-02 | 松下电器产业株式会社 | 高速缓冲存储器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158061A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | バツフアメモリの制御方式 |
| JPS63201850A (ja) * | 1987-02-18 | 1988-08-19 | Matsushita Electric Ind Co Ltd | オンチツプキヤツシユメモリ |
-
1988
- 1988-09-19 JP JP63233903A patent/JPH0711790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281241A (ja) | 1990-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |