JPS6158061A - バツフアメモリの制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は主メモリのスタック領域を参照する命令を実行
するときはスワップ方式のバッファメモリにより、その
他の命令を実行するときはストアスル一方式により、効
率良く動作させる情報処理システムのバッファメモリ制
御方式に関する。

主メモリにスタック＠域を設け、中央処理装置の制御で
データ処理を行うスタックマシンと呼ばれる装置ではデ
ータをスタックに後入れ先出し方式で出入れするため、
スタックへのアクセス頻度が極めて大きく、アクセス速
度がマシンの特性を定めることになる。そこでノ＜ソフ
ァメモリ　（キャッシュメモリとも言う）を使用し、主
メモリの内容についてその一部の写しを格納して置き、
中央処理装置がメモリにアクセスしたとき、目的のデー
タがバッファメモリに存在するか否かをまず調べる。存
在すれば読出して直ぐ中央処理装置へ転送するため、メ
モリアクセスの時間短縮となる。バッファメモリはこの
目的をもって設けられている。

［従来の技術］ 第４図は前述のシステム構成の概略図を示す。１は中央
処理装置、２は主メモリ、３ばバッファメモリを示す。

前述のアクセスのとき、若し目的のデータがバッファメ
モリ３に存在しなかった場合は、主メモリ２に対しアク
セスを行い、目的とするデータを読出す。そして読出し
たデータをバッファメモリ３へ格納すると共に中央処理
装置ｌへ転送する。また主メモリには「スタック領域」
２１を設け、データを後入れ先出し方式で出入れを行う
、更にスタックトップポインタ（レジスタ）２２を設け
ておき、格納したデータと利用できない（無効の）デー
タとを区別している。即ちスタック領域でスタックトッ
プポインタが指しているアドレスより、例えば増加する
アドレス領域に何かのデータが格納されていても、それ
は無効のデータと取扱うこととしている。またバッファ
メモリ３は３２バイト或いは６４バイトの「ブロックｊ
単位Ｂｌ、Ｂ２・・・・Ｂｎに管理されていて、同容量
の「スタック」内ブロックＳＭＩ、５Ｍ２−・と関連を
もって書込み・読出しされる。

今、主メモリ２に古込み要求が中央処理装置より発せら
れ、バッファメモリ３に対応して存在するブロックを有
しないスタック領域２１が参照されたとき、スタックの
当該領域はバッファメモリ３に書込まれる必要がある。

スワップ方式ではごのことが必要となる。

また、システムがマルチプロセッザシステムとなってい
るとき、バッファメモリの制御方式はストアスル一方式
が優れている。それは最新データが常に主メモリに残る
ため、プロセッサ間のデータの一致制御が容易なためで
ある。

［発明が解決しようとする問題点］ ゛　しかしストアスル一方式のバッファメモリでは、書
込みアクセスが常に主メモリにも行われるため、吉込み
操作については主メモリのスループットに制限される。

そのため、スタックも一般の命令やデータ領域と共に、
ストアスル一方式のバッファメモリに格納すると、スタ
ックへの書込みアクセスのスループットが主メモリのス
ループットに制限される。

［問題点を解決するための手段］ 前述の問題点を改善するための本発明の採用した手段は
、スタック領域を設けた主メモリと、主メモリデータの
一部の写を格納するバッファメモリとを具備し、中央処
理装置により前記バッファメモリを制御する方式におい
て、スタック領域を参照する命令を実行するためスワッ
プ制御方式により動作する第１バッファメモリ部と、そ
の他の命令を実行するためストアスルー制御方式により
動作する第２バッファメモリ部とを具備し、中央処理装
置はアドレスを区別して異なるメモリをアクセスするこ
とである。

［作用］ 本発明ではバッファメモリとして２種類を具備して、各
バッファメモリに適した動作を行うように中央処理装置
からアクセスされるため、動作効率が高くなる。

［実施例］ 第１図は本発明の実施例の措成を示すブロック図である
。１は中央処理装置、２は主メモリ、２１はスタック領
域、２３はスタックアドレス・ペースレジスタ、３はバ
ッファメモリ、３２はストアスル一方式バッファメモリ
、３３は同ディレクトリ、３４はスワップ方式バッファ
メモリ、３５は同ディレクトリ、４０はアドレスポート
、４１はデータボートを示している。中央処理装置１か
ら読出しアクセスをするとき、送られたアドレスを中１
断し、バッファメモリの位置とディレクトリの位置が選
択され、前記アドレスの上位と、ディレクトリ位置との
比較を各ディレクトリの回路で行う。一致すれば目的デ
ータがバッファメモリに存在しているから、バッファメ
モリ上のデータが取出される。若し不一致であれば主メ
モリへのアクセスを行うことになる。したがって当初の
アドレスはバッファメモリ３と主メモリ２に対し共通的
であり、アドレス判断処理のタイミングが異なっている
。

本発明においては当初のアドレスとして主メモリ２のス
タック領域２１を参照する命令と、その他の命令とを区
分する必要がある。例えばスタックアドレス・ペースレ
ジスタ２３によりスタック領域の下位アドレスを指すよ
うにセットして、中央処理装置からのアドレスがペース
レジスタ２３のセット値の一部か下かを見て、前述の命
令を区分する。卯ちアドレス値をペースレジスタ２３の
セット値より多い値として中央処理装置１からアクセス
アドレス線１１を介してアクセスする。そのときバッフ
ァメモリとしてスワップ方式のメモリ３４、同ディレク
トリ３５の方がアクセスされ、スタック領域を参照する
命令であることが判る。第１図において１２は書込みデ
ータ線、１３は続出データ線、１４は主メモリへのアド
レス線、１５・１６は主メモリとのデータ線を示す。第
２図はスワップ方式のバッファメモリの構成を示し、ア
ドレス線１１からのセットアドレスをディレクトＩＪ３
５で選択した値と、上位アドレスとを排他的論理和演算
回路３６で演算する。一致しないときデータアレイブロ
ックのムーブアウトを行うため、ＬＲＵ回路３７の出力
により定められたアレイブロック３４の何れかのアドレ
スが主メモリ２に通知され、データも主メモリ２へ送ら
れる（ムーブアウト）、主メモリ２からのムーブイン・
データと中央処理装置１からの書込みデータが第２図の
左方から到来し、空アレイブロックに書込まれ新規デー
タとなることは従来のスワップ方式のバッファメモリの
動作と同様である。一般にスタック領域は参照の局所性
が良いため、前記スタック領域を参照する命令のアクセ
スのときバッファメモリに存在すること（ヒツトする）
Ｑ率が高く、動作上好適である。

スタックアドレス・ペースレジスタのセント値より少な
い値に命令アドレスを定めて、スタック領域を参照する
命令以外の命令を実行させるとき、ストアスル一方式の
バッファメモリ３２、同ディレクトリ３３がアクセスさ
れる。第３図はストアスル一方式のバッファメモリの構
成を示す図である。動作は従来のストアスル一方式のバ
ッファメモリと同様である。

バッファメモリは半導体製造技術が進歩したため小型化
、省電力化されたから、スワップ方式で動作するバッフ
ァメモリは中央処理装置と同−ＬＳＩに組込むことも可
能である。ストアスル一方式で動作するバッファメモリ
については、通県′別個のＬＳＩとして構成する。

［発明の効果］ このようにして本発明によると、スタック領域を参照す
る命令に対しバッファメモリは必ずスワップ方式で動作
するから、スタック領域のアクセス速度が主メモリのス
ループットに制限されることがなくなり、従来に比べ動
作のより高速化がなされる。またスタックの内容は各プ
ロセス固有の情報であって他のプロセスが参照する必要
がない。

そのためシステムをマルチプロセッサ形式とするとき、
各プロセッサの仕事をタスク（プロセス）単位に割付け
ると、スワップ制御におけるデータ一致制御の問題点の
発生することがな（好都合である。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図はスワップ方式バッファメモリの構成を示す図、 第３図はストアスル一方式バッファメモリの構成を示す
図、 第４図は従来のデータ処理装置の構成を示す図である。 １−中央処理装置 ２−・−主メモリ　　　　　３−・−バッファメモリ１
１・−・・アクセスアドレス線 ２１−　　スタック領域 ２３−・スタックアドレス・ペースレジスタ３２・−ス
トアスル一方式バッファメモリ３３・−・同ディレクト
リ ３４−スワップ方式バッファメモリ ３５−・同ディレクトリ

Claims (1)

【特許請求の範囲】
1. スタック領域を設けた主メモリと、主メモリデータの一
   部の写を格納するバッファメモリとを具備し、中央処理
   装置により前記バッファメモリを制御する方式において
   、スタック領域を参照する命令を実行するためスワップ
   制御方式により動作する第１バッファメモリ部と、その
   他の命令を実行するためストアスルー制御方式により動
   作する第２バッファメモリ部とを具備し、中央処理装置
   はアドレスを区別して異なるメモリをアクセスすること
   を特徴とするバッファメモリの制御方式。