JPH0272452A - 無効要求を選別する方法及び装置 - Google Patents

無効要求を選別する方法及び装置

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JPH0272452A
JPH0272452A JP1152049A JP15204989A JPH0272452A JP H0272452 A JPH0272452 A JP H0272452A JP 1152049 A JP1152049 A JP 1152049A JP 15204989 A JP15204989 A JP 15204989A JP H0272452 A JPH0272452 A JP H0272452A
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0808—Multiuser, multiprocessor or multiprocessing cache systems with cache invalidating means

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本願と同し譲受人に譲渡された下記の特許出願が、本願
の原出願と同時に出願され、関連の主題を含んでいる 発明者Ｍｉｃｈａｅｌ　Ａ、　Ｃａ１ｌｅｎｄｅｒ、　
Ｇｅｒｏｇｅ　ＭｉｃｈａｅｌＵｈｌｅｒ及びＷ、　Ｉ
ｌｕｇｈ　Ｄｕｒｄａｎによる、「共有メモリとプライ
ヘートキャノシュメモリを有するマルチプロセッサコン
ピュータシステム」、出願通し番号集　　　　　号。
（産業上の利用分野） この発明は一般にキャソソユメモリを用いたコンピュー
タシステムに関し、より詳しくはいずれかまたは全ての
ローカルキャッシュメモリ内に存在する共有データの？
ＭＤコピーを有するマルチプロセッサコンピュータシス
テムに関する。
（従来の技術） −ＦＧ的な単一プロセノサ計算機システムのアーキテク
チャは、ノイマンモデルの計算法のある変形と考えられ
る。このモデルによれば、命令とデータが同一メモリ内
に記憶され、プロセッサがそのメモリから１つづつ命令
をフェッチして、各命令で指定された演算を実行する。
プロセッサの速度が速まるにつれ、主コンピユータメモ
リのアクセス時間をプロセッサの計算速度ともっと適切
に整合させる方法が必要とされてきた。これを達成する
一つの周知の方法はキャッシュメモリを用いる方法で、
これは一般に主メモリよりはるかに速いアクセス時間を
有するが、主メモリよりも何倍も高価につくことがある
。従って、実用−Ｆの考７Ｃから、通常キャッシュメモ
リは主メモリよりはるかに小さい。
キャッシュメモリは主メモリに記憶された情報の一部の
部分集合（サブセット）を含み、プロセッサと主メモリ
間のデータ路を与えるシステムバスと処理装置（ＣＰ　
Ｕ）との間に存在する。プロセッサがキャッシュ内にコ
ピーされている王メモリのロケーションへアクセスしよ
うとするとき（キャッシュ　°ヒント）、必要な値をＣ
ＰＵへ与えるのに主メモリへアクセスする必要がなく、
プロセッサはより速く動作を再開できる。一方、プロセ
ッサがキャッシュ内にコピーされていない主メモリのロ
ケーションへアクセスしようとするときにはくキャッシ
ュ　°ミス°）、主メモリへのアクセスが行われなけれ
ばならない。この場合、続出データはプロセッサとキャ
ッシュ両方に送られ、その後同じメモリロケーションへ
アクセスする試みがキャッシュヒントになるようにする
。こうして、プロセッサの実効メモリアクセス時間は、
キャッシュメモリΦ速いアクセス時間と主メモリの遅い
アクセス時間との中間値に減少される。通常キャッシュ
メモリは主メモリより１等級（マグニチュード）以上小
さいので、キャッシュメモリを制御するコンピュータサ
ブシステムは、どのメモリロケーションがどのキャッシ
ュロケーションに対応しているのかを判定する方法（マ
ツピング機能）、及びすでに満杯のキャッシュ内へ新た
なメモリロケーションを書き込む場合に、どのキャッシ
ュロケーションにオーバライド（重ね書き）すべきかを
判定する方法（キャッシュ交換アルゴリズム）を備えて
いなければならない。これらの構成オプションを妥当に
選択すると、９０〜９９％のキャッシュ　“ヒソ）ｌ”
（キャッソユヒ５．トをもたらすメモリアクセス要求の
割合）が得られる。
キャッシュ性能の別の重要な側面は、所望なメモリロケ
ーションが該当処理装置のキャッシュメモリ内にも存在
するかどうかを処理装置が判定するために辿らねばなら
ない手順である。かかるキャッシュメモリの探索をでき
るだけ速く効率的に行うための多くの手法が、当該分野
に存在する。
使用すべき的確な手法は、キャッシュ自体の個々の実行
方式、特にマツピング機能に依存する。しかし−殻内に
は、　“タグディレクトリ゛　またはタグストア°　と
呼ばれる構成が、キャッシュの速い探索を可能にするも
のとして提供されている。
タグストアとは、各々がキャッシュメモリの１ブロツク
と対応した複数のエントリからなるチーフルである。従
来、キャッシュブロックは幾つかの主メモリワードを含
んでおり、キャッシュへのアクセスは全てこの基本のキ
ャソシュブロソクサイズを単位として行われている。タ
グストアの各エントリは、キャッシュ内のいずれか１つ
のキャッシュブロックを指定するのに充分なビットを含
んでいる。主メモリからの１データブロツクがキャ７シ
ュブロノク内ヘマソピングされるとき、そのキャッシュ
ブロックに対応したタグストアのエントリに、主メモリ
におけるデータフ゛ロックのアドレスの高位ビットがロ
ードされる。完全連想式のキャッシュ設計では、キャッ
シュをサーチして所望の主メモリロケーションを探索し
たい場合、プロセッサは所望のアドレスをタグストア内
のエントリと比較する。合致が認められると、対応した
ワードが複数のワードキャッシュブロック内から選ばれ
る。直接マツピング式のキャッシュ設計では、対象アド
レスの最下位ピントがタグストアへのインデックスとし
て使われる。そして、アドレスの残りの高位ビットがタ
グストアのエントリと比較され、キャツシュヒツトを判
定する。セット連想式のキャッシュ設計では、対象アド
レスの最下位ビットがタグストア内における少数（例え
ば２または４）のロケーションへのインデックスとして
使われ、これらのロケーションからインデックストエン
トリが抽出され、その限定数のエントリ毎に並列に比較
が行われてキャツシュヒツトを判定する。
ＣＰＵモジュールの平均メモリアクセス時間を減らすの
に有効な別の向上策は、キャッシュメモリをマルチレベ
ルの階層構造に編成し、最も小さく最も速い一次キャッ
シュメモリがＣＰＵに最も近く位置し、徐々に遅く且つ
大きくなる二次キャッシュメモリがプロセッサと主メモ
リ間のデータバスに沿って位置するように構成すること
である。
このような構成は、非常に速いメモリ装置の高コストと
比較的低コストなメモリ装置の遅いアクセス時間との折
衷を表している。最も速く最も小さい一次キャッシュメ
モリでキャッシュミスが生じると、ＣＰＵは階層内で次
に下位のキャッシュメモリにアクセスし、そこでの大き
いメモリサイズはキャツシュヒツトのより大きい確率を
示唆している。そこでもキャッシュミスが生じると、Ｃ
ＰＵは階層内でさらに下位の二次キャッシュメモリにア
クセスし、キャッシュ構造のどこかのレベルでキャツシ
ュヒツトが生じるまで、あるいは主メモリへのアクセス
が開始されるまで、上記のプロセスが繰り返される。
しかし、キャッシュメモリの使用の結果システム効率が
高くなるにつれ、データ一貫性（コヒーレンス）の問題
が生じる。つまり、キャッシュロケーションがそれの対
応する主メモリロケーションと同じ値を保持しているこ
とが保証されねばならない。データの一貫性を維持する
ための一つの方法は、該当メモリロケーションへのメモ
リ書込アクセスが要求される度に、キャッシュメモリ内
に含まれるデータの変更値をキャッシュメモリ（キャッ
シュ内に存在する場合）とそれに対応した主メモリロケ
ーションの両方へ書き込むことである。この方法は、　
“書込配分でない′　ライトスルー（ｗｒｉｔｅ−ｔｈ
ｒｏｕｇｈ）方式と呼ばれている。ライトスル一方式は
代替的に、そのメモリロケーションカキャソシュ内に存
在していない書込トランザクションのメモリロケーショ
ンを割り当てることもでき、この場合ライトスル一方式
は書込割当機能を用いる。データの一貫性を維持する別
の方法はライトパンク（ｗｒｌｔｅ−ｂａｃｋ）方式で
、この方式では対応のキャッシュロケーションをオーバ
ライトレなければならなくなるまで、変更データ値は遅
い主メモリに書き込まれない。これら両方式を比べた得
失として、ライトスル一方式では各書込アクセス毎に主
メモリを更新するのにメモリサブシステムのレベルで大
きいバンド幅を必要とする一方、ライトパンク方式では
キャッシュの一貫性の複数さが増大する。充分なハンド
幅を持つシステムでは、ライトスル一方式の方がその単
純さのため好ましいことが多い。
（発明が解決しようとする課題） 最近における処理装置のコスト低下が、ノイマン型マシ
ン編成からのさらに急速な発展を容易とし、共通のシス
テムバスを介して共通の主メモリスペースへアクセスを
行いながら、複数のプロセッサが相互に同時に動作する
方式が出現してきた。
各プロセッサは、プロセッサとシステムバス間に存在す
る各自のプライヘートキャソシュをＤＨえることができ
る。このようなマルチプロセッサシステムでは、キャッ
シュメモリの使用がシングルプロセッサシステムの場合
よりシステム性能にとってより重要となる。なぜなら、
共有メモリへアクセスするため共通のシステムバスを使
用する際、各プロセッサが別のプロセッサと競合状態に
なるからである。同しく、１つのメモリロケーション内
に記ｔαされている値が、いずれかまたは全てのプロセ
ッサのブライヘートキャッシュメモリ内へ以前に複製さ
れているかもしれないため、データ一貫性の問題も一層
深刻になる。ローカルキャッシュメモリが各々ライトパ
ンク方式を採用する場合、１つのプロセッサがあるメモ
リロケーションの値を変更して、その変更値を自分のキ
ャッシュメモリにだけ書き込むとき、他のいずれかのロ
ーカルキャッシュメモリ内におけるそのメモリロケーシ
ョンのコピーもその１つのプロセッサによってなされた
変更を反映することを、システムがなんとか保証しなけ
ればならない。
（課題を解決するための手段） 本発明は、時分割式のシステムバスを介して共通のメモ
リスペースを共有する複数のＣＰＵモジュール’ｃ　（
Ｑ　７したマルチプロセッサコンピュータシステムに係
わる。共通のメモリスペースは、各々が共有システムメ
モリの一部を含む複数のメモリモジュールとして実現で
きる。各ＣＰＵモジュールは、命令の実行を行うプロセ
ッサと、プライベートなキャッシュメモリ装置と、ＣＰ
Ｕモジュールの効率的な制御及びＣＰＵモジュールとシ
ステム内の他の構成要素との調整のために付加可能なサ
ポート用ハードウェアを具備する。
マルチプロセンサの分野では一般的なように、システム
バスにインタフェースされたいずれのモジュールも、次
の４種類のトランザクションのうち１つをバスに対して
開始できる；空（ｎｕｌｌ）、読取、書込及びデータ読
出。これらのトランザクションの１つがバス上で行われ
ている間の時間を、バスサイクルと呼ぶ。空トランザク
ションはいずれのモジュールもバスに要求を出していな
いときに生じ、全てのモジュールによって無視される。
読取トランザクションは、ＣＰＵがメモリモジュールに
対してメモリデータを戻す要求を送った場合に生じる。
書込トランザクションは、ＣＰＵがメモリモジュールに
対して新たなメモリデータを書き込む要求を送った場合
に生じる。データ続出トランザクションは、前の読取ト
ランザクションに応じてメモリモジュールがデータをＣ
ＰＵへ戻すときに生じる。各モジュール間でのシステム
バスの使用をめぐる競合は、システムバスの実行方式に
特有で、仲裁プロトコルの分野で周知な何らかの方法で
仲裁される。
ＣＰＵモジュールに関連したサポートハードウェアの一
部として、当該分野で周知な方式は、読出データキュー
　（Ｒｅａｄ　Ｄａｔａ　Ｑｕｅｕｅ）と呼ばれる機構
をシステムバストＣＰＵモジュールの間に導入し得るこ
とを示唆している。この機構は、読取トランザクション
に応じてメモリから戻されてきたデータ値を保持する。
続出データのキューイングは、主メモリへのアクセスが
行われている間、データが戻ってくるのをただ待つ代わ
りに、プロセッサが他のタスクを行えるようにすること
によってシステムの性能を高める。続出データキューは
、′４ｒｉ数のエントリを含む先入れ先出しくＦＩＦＯ
）キューで、各エントリはデータフィールドと有効ビッ
トを含んでいる。ＣＰＵモジュールがデータ続出トラン
ザクションを介して主メモリからデータを受け取るとき
、そのデータは続出データキューの一端に置かれ、有効
ビットがそのエントリにセントされる。ＣＰＵが送られ
てきたデータをそのキャッシュメモリ内に受け入れる準
備が整うと、最初の有効エントリがキューの他端から取
り出され、有効ビットがクリアされる。
インバリデート（無効要求）キュー（Ｉｎシａｌｉｄａ
ｔｅロｕｅｕｅ）と呼ばれる別のＦＩＦＯ機構を、シス
テムバスとＣＰＵモジュールとの間に導入することもで
きる。インバリデートキューも、各々が少なくともアド
レスフィールドと有効ビットを具備し、“インバリデー
ト　と称する複数のエントリを含んでいる。ＣＰＵが、
一貫性トランザクジョンのためにシステムバスをモニタ
ーする。前記ライトスル一方式を採用したシステムでは
、ＣＰＵがシステムバス上における書込トランザクショ
ンをモニターする。システムバス上でいずれかのデータ
書込トランザクションが検出されると、そのトランザク
ションのアドレスがＣＰＵモジュールのインバリデート
キューの一端に置かれ、有効ビットがセントされる。Ｃ
ＰＵがインバリデートを処理可能になると、最初の有効
エントリがインバリデートキューの他端から取り出され
、有効ビットがクリアされる。書込トランザクションの
アドレスがキャッシュ構造の内容に照らしてチエツクさ
れ、存在すれば、そのアドレスに対応したエントリは無
効としてマーク表示される。こうして、ＣＰＵが古くな
ったデータ値を使うことが防がれる。
マルチプロセッサシステムでのキャッシュの一貫性に対
する要求は、複雑である。マルチプロセッサシステムに
おけるキャッシュの一貫性の一側面は、各キャッシュメ
モリがシステムバス上に生じたトランザクションを同じ
順序で処理すれば維持される。システムバス上に現れた
インバリデートの順序は、それらを保存するＦＩＦＯキ
ューによって保つことができる。同じく、データ続出ト
ランザクションの順序も、それらのＦＩＦＯキューによ
って保持できる。しかし残念ながら、システムバスに現
れた際における。データ続出トランザクションに対する
インバリデートの順序、同じく逆にインバリデートに対
するデータ続出トランザクションの順序は、別個の続出
データ及びインバリデートキューを用いても通常保存で
きない。
上記したようなキューを用いずにキャッシュの一貫性を
維持する別の方法も、当該分野において存在する。例え
ば、個々のプロセッサモジュール間における直接交信の
手段を与える追加のハードウェアをシステムに含めたり
；データの一貫性を保存する専用のコマンドをＣＰＵの
命令セットに含めたり；あるいは主メモリと個々の各プ
ライベートキャッシュメモリとの間に直接交信の手段を
確立したりすることが可能である。さらに別の代替法で
は、どのデータが各々のキャッシュメモリ内に存在する
かをシステムが追跡し続けられるように包括的なディレ
クトリを構成し、必要に応じてシステムがキャッシュメ
モリ内のデータを無効にし、データの一貫性を維持する
ようにもできる。
しかし、上記の方法のいずれかを実施する際、システム
コストまたはシステム性能のどちらかで、ある程度の犠
牲が余儀なくされる。プロセッサ同土間もしくはキャッ
シュメモリと主メモリ間に交信路を形成する場合、さら
に包括的なキャッシュディレクトリを含める場合、上記
の犠牲は主に経済的な面で現れる一方、命令セットを変
更してデータの一貫性を保存しようとすると、システム
性能が犠牲にされることとなろう。
データの一貫性を保存するため、検出された全ての書込
トランザクションを処理する別の方式は、ＣＰＵ　（プ
ロセッサ）のバス飽和を引き起こすことになろう。つま
り、システムバス上のどの書込トランザクションについ
ても各ＣＰＵでインバリデートの処理を行えば、マルチ
プロセッサシステムの全計算時間のかなりの量がそれで
占められてしまう。
従って、プロセッサバスがオーバロードしないように、
プライベートプロセッサバスに送られるインバリデート
バスの数を、“選別（フィルタリング）する”効率的な
手段を実施するのが有利である。つまり、該当プロセッ
サのキャッシュ内に存在するメモリアドレスに対応した
インバリデートだけを、プライベートプロセッサバスへ
送るのが有利である。
本発明は、マルチプロセッサシステム内のＣＰｕモジュ
ールが、そのＣＰＵモジュールのキャッシュメモリ内の
データに影響を及ぼさない書込トランザクションを“選
別出力”するのを可能とした方法及び装置を提供する。
これによって、マルチプロセッサシステム内で発生され
る過度なインバリデートトラヒックのため、システムの
効率が著しく減少されることはない。
本発明に従って設計されるマルチプロセッサコンピュー
タシステムは、共通のシステムバスにイツクフェースさ
れた複数のＣＰＵモジュールを具備する。これらのモジ
ュールが、コンピュータの主メモリを形成すると共に時
間分割式システムバスにインタフェースされた複数のメ
モリモジュールへのアクセスを共有する。ＣＰＵモジュ
ールは各々、中央プロセッサの他、キャッシュメモリの
機能を制御するのに必要なハードウェアと共に、主メモ
リ内の情報の一部の部分集合を記憶するのに使われるロ
ーカルキャッシュメモリを具備している。本発明の一実
施例において、ローカルキャッシュメモリは、一次キャ
ッシュとそれより大きい二次つまりバンクアップキャッ
シュで構成された階層構造を有する。一次キャッシュメ
モリに含まれるデータはバンクアンプキャッシュメモリ
内に含まれたデータの部分集合としてもよいし、あるい
は各キャッシュメモリ内のデータ集合（セソ日を相互に
排他的にしてもよい。前者の場合、各プロセッサモジュ
ールの一次及びバンクアップキャッシュメモリ内におけ
るコピー間でもデータの一貫性を保持する必要があるた
め、データ一貫性の問題がさらに複雑化する。
各ＣＰＵモジュール内のプロセッサバスが、ＣＰＵから
メモリインタフェースへ至り、主メモリまたはキャッシ
ュメモリからデータを読み取ったり、そこへデータを書
き込むためのデータ路を与える。プロセッサバスは、要
求されたキャッシュインハリデート（無効要求）を実行
するのにも使われる。各ＣＰＵモジュール内のメモリイ
ンタフェースカ、ローカルプロセッサバスヲ共通の時分
割式システムバスに接続する。またメモリインタフェー
スは、システム内における複数のＣＰＵモジュール間で
のバス競合を処理するのに使われ仲裁プロトコルにも寄
与する。本発明では、プロセッサバスの他、メモリイン
タフェースとキャッシュコントローラロジック間での直
接交信のため専用のデータ路が設けられている。以下、
この専用データ路をインバリデートハス（Ｉ−バス）と
称し、このバスがプロセッサバスと共にメモリインタフ
ェースの一部と見なされる。
潜在的なインバリデー１〜の選別（フィルタリング）は
、各ＣＰＵモジュールのメモリインタフェースで行われ
る。メモリインタフェースが、他のＣＰＵモジュールか
らのメモリ書込について、共通のシステムバスをモニタ
ーする。書込トランザクションが検出されると、メモリ
インタフェースがＩハスを介してキャッシュコントロー
ラと交信し、書込トランザクションが該当ＣＰＵモジュ
ールのキャッシュメモリ階層にコピーされたメモリロケ
ーションを含んでいるかどうかを判定する。
書込ロケーションがＣＰＵモジュールのキャッシュメモ
リ内のどこにも存在しないと、書込トランザクションは
無視され、どのインバリデートもキャッシュコントロー
ラつまりＣＰＵモジュールに送られず、プロセッサバス
はＣＰＵモジュールによって利用可能な状態に留まる。
書込ロケーションがＣＰＵモジュールのキャッシュメモ
リ内にコピーされていると、メモリインタフェースがプ
ロセッサバスを介して書込トランザクションの情報を送
り、キャッシュコントローラ及びＣＰＵモジュールによ
って受け携られ、インバリデートとして処理される。
本発明の前記及びその他の特徴は、添付の図面を参照し
た好ましい実施例の説明から一層明かとなろう。
図面は発明の好ましい実施例を示し、各図中間じ部材は
同じ参照番号で表しである。
（実施例） 本発明によるマルチプロセッサベースのコンピュータシ
ステム８の全体構成が、第１図に示しである。システム
の共有主メモリを構成する多数（Ｎ個）のメモリモジュ
ール１０が、当該分野で周知なように、バスの実行方式
に依存した手段によって共通のシステム１２にインタフ
ェースされたものとして表しである。実際上、メモリモ
ジュール１０の数Ｎは、主メモリの所望な実行方式に応
じて１以上の任意の数とし得る。本発明は２つ以上のプ
ロセッサモジュール１４を用いた計算機システムを意図
しているが、分かりやすくするため２つだけが図示しで
ある。
第２図は、２つのＣＰＵモジュール１４を有する同様な
マルチプロセッサコンピュータシステム８を示す。各Ｃ
ＰＵモジュール１４は、緊密に接続された一次キャソシ
ュ及びＣＰＵ装置２０からなる２レベルの階層キャッシ
ュメモリ構造と、バックアップキャッシュ／キャッシュ
コントローラ装置２２を使用する。また各ＣＰＵモジュ
ール１４は、システムバス１２へのアクセスに関する仲
裁プロトコルに寄与するメモリインタフェース装置２４
も具備している。プロセッサバス３０が、ＣＰＵ２０と
バソクアソブキャソシュ／キャッシュコントローラ装置
２２０間、及びＣＰＵ２０と各ＣＰＵモジュール１４の
メモリインタフェース装置２４の間での交信用データ路
を与える。システム用の共有主メモリは、同じくシステ
ムバス１２にインタフェースされた複数のメモリモジュ
ール１０の形で実施される。このような主メモリに係わ
る実行及びインタフェース方式は、当該分野で周知であ
る。尚ＣＰＵモジュール１４は、２レベルのキャッシュ
メモリ階層を用いたＣＰＵの典型例である。
第２図に示したマルチプロセッサコンピュータシステム
８におけるキャッシュメモリの無効化は、次のように行
われる。メモリインタフェース装置２４がシステムバス
１２をモニターし、そこに現れる各書込トランザクショ
ンを検出する。各書込トランザクション毎に、メモリイ
ンタフェース装置２４が適切な無効化情報（書込アクセ
スのアドレスを含む）を、それぞれの各ＣＰＵモジュー
ル１４内のプロセッサバス３０を介してＣＰＵ２０とバ
ックアップキャッシュ／キャッシュコントローラ装置２
２の両方に送る。
本発明では、ＣＰＵモジュール内の異なる構成を開示す
る。すなわち第３図が、本発明に従って設計された第１
図のＣＰＵモジュール１４の１つを示している。ＣＰＵ
モジュール１４は、第２図に示した典型的なマルチプロ
セッサシステムと同様、ＣＰＵ／一次キャッシュ装置２
０、キャッシュコントローラ／バックアップキャッシュ
装置２２、メモリインタフェース装置２４、これら３つ
の装置を相互に接続するプロセッサバス３０で構成され
ている。ＣＰＵ／一次キャッシュ装置２０内には、複数
のエントリのテーブルを与える一次キヤ・７シユタグス
トア４４が含まれており、各エントリが一次キャッシュ
メモリ内の１ブロツクのデータと対応している。ここで
、本発明の一特徴は、一次キャッシュタグストア４４の
コピー４０がキャッシュコントローラ装置２２に含まれ
ている点にある。第３図に示された別の特徴は、メモリ
インタフェース装置２４とキャッシュコントローラ／バ
ックアップキャッシュ装置２２の間に追加のデータ路４
６が設けられていることである。この追加のデータ路４
６は、インバリデートバス（Ｉ−バス）と称する専用バ
スである。
本発明のシステムにおけるキャッシュメモリの無効化は
、次のように行われる。メモリインタフェース装置２４
が通常の方法でシステムバス１２をモニターし、書込ト
ランザクションをモニターする。書込トランザクション
が検出されると、メモリインタフェース装置２４が書込
アクセスのアドレスを、インバリデートバス４６を介し
てキャッシュコントローラ／バックアップキャッシュ装
置２２に送る。キャッシュコントローラ／バックアップ
キャッシュ装置２２は、書込トランザクションに含まれ
ているロケーションが一次キャッシュタグストア４４ま
たはバックアップキャッシュタグストア４２のどちらか
に存在しているかどうかを、バックアップキャッシュタ
グストア４２と一次キャッシュタグストアのコピー４０
に問い合わせる。書込アクセスのロケーションがいずれ
かのキャッシュタグストア内に存在すれば、メモリイン
タフェース装置２４がプロセッサバス３０上にインバリ
デート（無効要求）を出力し、これがｃｐＵ、’一次キ
ャソシュ装置２０またはキャッシュコントローラ／バッ
クアンプキャッシュ装置２２のいずれか、あるいは両方
によって通常の方法で処理される。書込トランザクショ
ンに含まれているロケーションがいずれのキャッシュメ
モリにも存在しなければ、それ以上の措置を講じる必要
は何等なく、プロセッサバス３０は自由な状態のままで
ある。
別の実施例（図示せず）では、キャッシュコントローラ
装置がＣＰＵに直接に付設され、バンクアップつまり二
次キャッシュ装置は使われない。
この実施例での専用Ｉバス４６はＣＰＵに直接接続され
、前述したように機能して、無効要求をプロセッサバス
３０へ選別出力する。
本発明の原理、好ましい実施例及び形態を、以上の明細
書において説明した。ここに開示した特定の形態は制限
するものでなく例示と見なされるので、本発明はそれら
の形態に制限されるものと解釈されるべきでない。また
、発明の精神を逸脱することなく、各種の変形及び変更
が当業者にとっては可能であろう。
【図面の簡単な説明】
第１図は共有の主メモリを構成する複数のメモリモジュ
ールと複数のＣＰＵモジュールを含み、これら全てが共
通のシステムバスにインタフェースされているマルチプ
ロセッサコンピュータシステムのブロック図；第２図は
同様なマルチプロセッサコンピュータシステムのブロッ
ク図で、各々２レベルの階層キャッシュメモリを有し、
共通のシステムバスにインタフェースされた２つのＣＰ
Ｕモジュールを示す：及び第３図は本発明に従って編成
された第１図のＣＰＵモジュールの１つのブロック図で
ある。 ８・・・・・・コンピュータシステｉ、１０・・・・・
・主メモリを構成するメモリモジュール、１２・・・・
・・システムバス、１４・・・・・・プロセッサ（ＣＰ
Ｕモジュール）、２０・・・・・・ＣＰＵ　（中央処理
装置）、２２・・・・・・キャッシュコントローラ（及
び二次キャッシュメモｉ月、２４・・・・・・メモリイ
ンタフェース、３０・・・・・・プロセッサバス、４０
・・・・・・一次キャッシュタグストアのコピー　４２
・・・・・・二次キャッシュタグストア、４４・・・・
・・一次キャッシュメモリ及びそのタグストア、４６・
・・・・・インバリデートバス。 ｉｇ１ ＦＩＧＵＲＥ　３

Claims (1)

  1. 【特許請求の範囲】 １、コンピュータシステムを動作する方法で、コンピュ
    ータシステムが複数ブロックのデータを記憶する主メモ
    リを有し、前記コンピュータシステムがさらに無効要求
    を形成する書込トランザクションを出力可能な複数のプ
    ロセッサを有し、前記コンピュータシステムがさらに前
    記主メモリと前記プロセッサを相互に接続するシステム
    バスを有し、前記プロセッサの各々が前記主メモリに記
    憶されたデータの部分集合を記憶する付属の一次キャッ
    シュメモリと該一次キャッシュメモリ内に存在する複数
    ブロックのメモリアドレスを識別するための一次キャッ
    シュタグストアとを有し、前記プロセッサの各々がさら
    に前記システムバス上の書込トランザクションを検出す
    るメモリインタフェースを有し、前記プロセッサの各々
    がさらにインバリデートバスによって前記メモリインタ
    フェースに接続されたキャッシュコントローラを有し、
    前記キャッシュコントローラが前記主メモリに記憶され
    たデータの部分集合を記憶する二次キャッシュメモリと
    該二次キャッシュメモリ内に存在する複数ブロックのメ
    モリアドレスを識別するための二次キャッシュタグスト
    アとを有し、前記キャッシュコントローラがさらに一次
    キャッシュタグストアのコピーを具備したものにおいて
    ： ａ、システムバス上の書込トランザクションを検出する
    ステップで、該書込トランザクションが前記主メモリ内
    のメモリロケーションを指定している； ｂ、前記指定されたメモリアドレスを、前記インバリデ
    ートバスを介してキャッシュコントローラに送るステッ
    プ； ｃ、前記メモリアドレスを、前記二次キャッシュタグス
    トア及び前記一次キャッシュタグストアのコピー内に指
    示されているメモリアドレスと比較するステップ；及び ｄ、前記メモリアドレスが前記二次キャッシュタグスト
    アまたは前記一次キャッシュタグストアのコピー内に指
    示されていれば無効要求を出力し、指示されていなけれ
    ば前記書込トランザクションを無視するステップ； によって無効要求を選別することを含む前記動作方法。 ２、ａ、データを記憶し、メモリ制御信号を発生する複
    数のアドレス可能な記憶ロケーションを具備した主メモ
    リ手段； ｂ、データを処理する複数のプロセッサで、該プロセッ
    サの各々が； ｉ、命令に応じてデータを処理し、前記主メモリ手段内
    のアドレス可能な記憶ロケーションにアクセスするトラ
    ンザクションを開始する中央処理装置で、前記主メモリ
    手段に記憶されたデータの部分集合を記憶する一次キャ
    ッシュメモリと該一次キャッシュメモリ内に記憶された
    データのメモリアドレスを指示する一次キャッシュタグ
    ストアとを含む中央処理装置；及び ｉｉ、前記主メモリ手段に記憶されたデータの部分集合
    を記憶する二次キャッシュメモリ、該二次キャッシュメ
    モリ内に記憶されたデータのメモリアドレスを指示する
    二次キャッシュタグストア、及び前記一次キャッシュタ
    グストアのコピーを記憶する一次キャッシュタグストア
    コピー手段を含むキャッシュコントローラを具備してい
    る； ｃ、前記主メモリ手段と前記プロセッサを相互に接続し
    、且つ前記プロセッサの各々を相互に接続するシステム
    バス； ｄ、前記プロセッサの各々がさらにメモリインタフェー
    スを具備し、該メモリインタフェースが； ｉ、前記システムバス上の書込トランザクションをモニ
    ターするため、前記メモリインタフェースをシステムバ
    スに接続する接続手段； ｉｉ、前記システムバス上で検出された書込トランザク
    ションを受け取る受取手段； ｉｉｉ、検出された書込トランザクションに関連のメモ
    リアドレスを、前記キャッシュコントローラに伝送する
    インバリデートバス手段；及び ｉｖ、前記受取手段を前記キャッシュコントローラと前
    記中央処理装置に接続するプロセッサバス手段で、前記
    受取手段によって前記キャッシュコントローラに伝送さ
    れたメモリアドレスが前記一次キャッシュタグストアま
    たは前記二次キャッシュタグストア内に存在すれば、前
    記メモリアドレスが無効要求として前記プロセッサバス
    に伝送され、存在しなければ前記書込トランザクション
    が前記プロセッサによって無視される； を備えたコンピュータシステム。 ３、コンピュータシステムを動作する方法で、コンピュ
    ータシステムが複数ブロックのデータを記憶する主メモ
    リを有し、前記コンピュータシステムがさらに無効要求
    を形成する書込トランザクションを各々出力可能な複数
    のプロセッサを有し、前記コンピュータシステムがさら
    に前記主メモリと前記プロセッサを相互に接続するシス
    テムバスを有し、前記プロセッサの各々が前記主メモリ
    に記憶されたデータの部分集合を記憶する付属の一次キ
    ャッシュメモリと該一次キャッシュメモリ内に存在する
    複数ブロックのメモリアドレスを識別するための一次キ
    ャッシュタグストアとを有し、前記プロセッサの各々が
    さらに前記システムバス上の書込トランザクションを検
    出するメモリインタフェースを有し、前記プロセッサの
    各々がさらにインバリデートバスによって前記メモリイ
    ンタフェースに接続されたキャッシュコントローラを有
    し、前記キャッシュコントローラが一次キャッシュタグ
    ストアのコピーを具備したものにおいて： ａ、システムバス上の書込トランザクションを検出する
    ステップで、該書込トランザクションが前記主メモリ内
    のメモリロケーションを指定している； ｂ、前記指定されたメモリアドレスを、前記インバリデ
    ートバスを介してキャッシュコントローラに送るステッ
    プ； ｃ、前記メモリアドレスを、前記一次キャッシュタグス
    トアのコピー内に指示されているメモリアドレスと比較
    するステップ；及び ｄ、前記メモリアドレスが前記一次キャッシュタグスト
    アのコピー内に指示されていれば無効要求を出力し、指
    示されていなければ前記書込トランザクションを無視す
    るステップ；によって無効要求を選別することを含む前
    記動作方法。 ４、前記キャッシュコントローラが前記主メモリに記憶
    されたデータの部分集合を記憶する二次キャッシュメモ
    リと該二次キャッシュメモリ内に存在する複数ブロック
    のメモリアドレスを識別するための二次キャッシュタグ
    ストアとを具備した請求項３記載の動作方法。 ５、前記メモリアドレスを前記二次キャッシュタグスト
    ア内に指示されているメモリアドレスと比較するステッ
    プと、前記メモリアドレスが前記二次キャッシュタグス
    トア内に指示されていれば無効要求を出力するステップ
    とを含む請求項４記載の動作方法。 ６、ａ、データを記憶し、メモリ制御信号を発生する複
    数のアドレス可能な記憶ロケーションを具備した主メモ
    リ手段； ｂ、データを処理する複数のプロセッサで、該プロセッ
    サの各々が； ｉ、命令に応じてデータを処理し、前記主メモリ手段内
    のアドレス可能な記憶ロケーションにアクセスするトラ
    ンザクションを開始する中央処理装置で、前記主メモリ
    手段に記憶されたデータの部分集合を記憶するキャッシ
    ュメモリと該キャッシュメモリ内に記憶されたデータの
    メモリアドレスを指示する一次キャッシュタグストアと
    を含む中央処理装置；及び ｉｉ、前記キャッシュタグストアのコピーを記憶する一
    次キャッシュタグストアコピー手段を含むキャッシュコ
    ントローラ； ｃ、前記主メモリ手段と前記プロセッサを相互に接続し
    、且つ前記プロセッサの各々を相互に接続するシステム
    バス； ｄ、前記プロセッサの各々がさらに前記システムバスに
    接続されたメモリインタフェースを具備し、該メモリイ
    ンタフェースが； ｉ、前記システムバス上で検出された書込トランザクシ
    ョンを受け取る受取手段； ｉｉ、検出された書込トランザクションに関連のメモリ
    アドレスを、前記キャッシュコントローラに伝送するイ
    ンバリデートバス手段；及び ｉｉｉ、前記メモリインタフェースを前記中央処理装置
    に接続するプロセッサバス手段で、 前記受取手段によって前記キャッシュコントローラに伝
    送されたメモリアドレスが前記キャッシュタグストアま
    たは前記キャッシュタグストアのコピー内に存在すれば
    、 前記メモリアドレスが無効要求として前記プロセッサバ
    スに伝送され、存在しなければ前記書込トランザクショ
    ンが前記プロセッサによって無視される； を備えたコンピュータシステム。 ７、前記キャッシュコントローラが前記主メモリに記憶
    されたデータの部分集合を記憶する二次キャッシュメモ
    リと該二次キャッシュメモリ内に存在する複数ブロック
    のメモリアドレスを識別するための二次キャッシュタグ
    ストアとを具備した請求項６記載のコンピュータシステ
    ム。 ８、前記受取手段によって前記キャッシュコントローラ
    に伝送されたメモリアドレスが前記キャッシュタグスト
    アのコピーまたは前記二次キャッシュタグストア内に存
    在すれば、前記メモリアドレスが無効要求として前記プ
    ロセッサバスに伝送され、存在しなければ前記書込トラ
    ンザクションが前記プロセッサによって無視される請求
    項４記載のコンピュータシステム。
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