JP2509344B2 - デ―タ処理装置 - Google Patents
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- JP2509344B2 JP2509344B2 JP1240723A JP24072389A JP2509344B2 JP 2509344 B2 JP2509344 B2 JP 2509344B2 JP 1240723 A JP1240723 A JP 1240723A JP 24072389 A JP24072389 A JP 24072389A JP 2509344 B2 JP2509344 B2 JP 2509344B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔概要〕 データ処理装置、特に、外部のメインメモリの内容の
一部を保持する内部キャッシュメモリを内蔵し、大容量
の外部キャッシュメモリを備えたシステムに組み込まれ
てその外部キャッシュメモリを制御するマイクロプロセ
ッサに関し、 ブロック・イン動作の中断の有無にかかわらず外部キ
ャッシュメモリの内容と内部キャッシュメモリおよび外
部のメインメモリの内容との不一致を防止し、ひいては
システム全体としての動作信頼性の向上に寄与させるこ
とを目的とし、 命令実行による命令フェッチまたはオペランドアクセ
スが前記内部キャッシュメモリにミス・ヒットした時に
前記メインメモリから前記バスを介して１ブロックのデ
ータを取り込むブロック・イン手段と、前記外部デバイ
スからのバス使用権要求に対して前記バスを開放するバ
ス開放手段と、前記１ブロックのデータの取り込み中に
前記バスを開放した場合であって、且つ、前記外部デバ
イスによる前記バスを介しての前記メインメモリへの書
き込みアクセスに基づくデータが該取り込み中の１ブロ
ックのデータに重複した場合に、該データの取り込み動
作を中断する手段と、前記ブロック・イン手段による前
記１ブロックのデータの取り込み動作が実行中であるか
否かを指示する情報と前記バスを介してブロック転送を
行う旨を指示する情報とを、前記外部キャッシュメモリ
につながる前記バスへ送出する表示手段とを具備するよ
うに構成する。
一部を保持する内部キャッシュメモリを内蔵し、大容量
の外部キャッシュメモリを備えたシステムに組み込まれ
てその外部キャッシュメモリを制御するマイクロプロセ
ッサに関し、 ブロック・イン動作の中断の有無にかかわらず外部キ
ャッシュメモリの内容と内部キャッシュメモリおよび外
部のメインメモリの内容との不一致を防止し、ひいては
システム全体としての動作信頼性の向上に寄与させるこ
とを目的とし、 命令実行による命令フェッチまたはオペランドアクセ
スが前記内部キャッシュメモリにミス・ヒットした時に
前記メインメモリから前記バスを介して１ブロックのデ
ータを取り込むブロック・イン手段と、前記外部デバイ
スからのバス使用権要求に対して前記バスを開放するバ
ス開放手段と、前記１ブロックのデータの取り込み中に
前記バスを開放した場合であって、且つ、前記外部デバ
イスによる前記バスを介しての前記メインメモリへの書
き込みアクセスに基づくデータが該取り込み中の１ブロ
ックのデータに重複した場合に、該データの取り込み動
作を中断する手段と、前記ブロック・イン手段による前
記１ブロックのデータの取り込み動作が実行中であるか
否かを指示する情報と前記バスを介してブロック転送を
行う旨を指示する情報とを、前記外部キャッシュメモリ
につながる前記バスへ送出する表示手段とを具備するよ
うに構成する。
本発明は、データ処理装置に関し、特に、外部のメイ
ンメモリの内容の一部を保持する内部キャッシュメモリ
を内蔵し、大容量の外部キャッシュメモリを備えたシス
テムに組み込まれてその外部キャッシュメモリを制御す
るマイクロプロセッサに関する。
ンメモリの内容の一部を保持する内部キャッシュメモリ
を内蔵し、大容量の外部キャッシュメモリを備えたシス
テムに組み込まれてその外部キャッシュメモリを制御す
るマイクロプロセッサに関する。
上記システムにおいて、命令実行による命令フェッチ
またはオペランドアクセスに基づくデータが内部キャッ
シュメモリ（以下単に、内部キャッシュと称する）内に
格納されていない場合、すなわち「ミス・ヒット」した
場合に、マイクロプロセッサは、外部のメインメモリか
らブロック単位のデータをフェッチして内部キャッシュ
に取り込む（ブロック・イン動作）。これによって内部
キャッシュの内容の一部が変わるので、それに応じて、
外部キャッシュメモリ（以下単に、外部キャッシュと称
する）の内容が内部キャッシュの内容と一致するように
キャッシュ制御が行われる。
またはオペランドアクセスに基づくデータが内部キャッ
シュメモリ（以下単に、内部キャッシュと称する）内に
格納されていない場合、すなわち「ミス・ヒット」した
場合に、マイクロプロセッサは、外部のメインメモリか
らブロック単位のデータをフェッチして内部キャッシュ
に取り込む（ブロック・イン動作）。これによって内部
キャッシュの内容の一部が変わるので、それに応じて、
外部キャッシュメモリ（以下単に、外部キャッシュと称
する）の内容が内部キャッシュの内容と一致するように
キャッシュ制御が行われる。
知られている１つの制御方式では、マイクロプロセッ
サがバスを介してブロック転送を行う際に、該バス上を
転送されるブロック・データを外部キャッシュがスチー
ルする形で同時に該データを取り込み、それによって外
部キャッシュと内部キャッシュの内容の一致を図ってい
る。また別の制御形態では、マイクロプロセッサは、バ
スを介してブロック・イン動作を行っている時に、外部
デバイスが該バスを介してメインメモリの内容を一部書
き替え、その書き替えた部分が取り込み中のブロック・
データに重複した場合に、該ブロック・イン動作を中断
するように制御している。
サがバスを介してブロック転送を行う際に、該バス上を
転送されるブロック・データを外部キャッシュがスチー
ルする形で同時に該データを取り込み、それによって外
部キャッシュと内部キャッシュの内容の一致を図ってい
る。また別の制御形態では、マイクロプロセッサは、バ
スを介してブロック・イン動作を行っている時に、外部
デバイスが該バスを介してメインメモリの内容を一部書
き替え、その書き替えた部分が取り込み中のブロック・
データに重複した場合に、該ブロック・イン動作を中断
するように制御している。
しかしながら、外部キャッシュがスチール動作を行っ
ている時に、マイクロプロセッサがそのブロック・イン
動作を中断し、後続する別のブロック・イン動作を開始
した場合に、外部キャッシュは、それが前回のブロック
・イン動作の継続であるのか、あるいは新たなブロック
・イン動作の開始であるのかを判別することができない
ため、誤動作をひき起こす可能性がある。そのため、外
部キャッシュの内容を内部キャッシュおよび外部のメイ
ンメモリの内容と一致させることができないという不都
合が生じる。
ている時に、マイクロプロセッサがそのブロック・イン
動作を中断し、後続する別のブロック・イン動作を開始
した場合に、外部キャッシュは、それが前回のブロック
・イン動作の継続であるのか、あるいは新たなブロック
・イン動作の開始であるのかを判別することができない
ため、誤動作をひき起こす可能性がある。そのため、外
部キャッシュの内容を内部キャッシュおよび外部のメイ
ンメモリの内容と一致させることができないという不都
合が生じる。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、ブロック・イン動作の中断の有無にかかわ
らず外部キャッシュの内容と内部キャッシュおよび外部
のメインメモリの内容との不一致を防止し、ひいてはシ
ステム全体としての動作信頼性の向上に寄与させること
ができるデータ処理装置を提供することを目的としてい
る。
れたもので、ブロック・イン動作の中断の有無にかかわ
らず外部キャッシュの内容と内部キャッシュおよび外部
のメインメモリの内容との不一致を防止し、ひいてはシ
ステム全体としての動作信頼性の向上に寄与させること
ができるデータ処理装置を提供することを目的としてい
る。
第１図の原理図に示されるように、本発明のデータ処
理装置は、バスBSを介して外部のメインメモリM0、外部
キャッシュ（メモリ）M1および外部デバイスEDに接続さ
れ、該メインメモリの内容の一部を保持する内部キャッ
シュ（メモリ）M2を備え、さらに、命令実行による命令
フェッチまたはオペランドアクセスが前記内部キャッシ
ュメモリにミス・ヒットした時に前記メインメモリから
前記バスを介して１ブロックのデータBLKを取り込むブ
ロック・イン手段１と、前記外部デバイスからのバス使
用権要求RQに対して前記バスを開放するバス開放手段２
と、前記１ブロックのデータの取り込み中に前記バスを
開放した場合であって、且つ、前記外部デバイスによる
前記バスを介しての前記メインメモリへの書き込みアク
セスACに基づくデータが該取り込み中の１ブロックのデ
ータに重複した場合に、該データの取り込み動作を中断
する手段３と、前記ブロック・イン手段による前記１ブ
ロックのデータの取り込み動作が実行中であるか否かを
指示する情報と前記バスを介してブロック転送を行う旨
を指示する情報とを、前記外部キャッシュメモリにつな
がる前記バスへ送出する表示手段４とを具備することを
特徴とする。
理装置は、バスBSを介して外部のメインメモリM0、外部
キャッシュ（メモリ）M1および外部デバイスEDに接続さ
れ、該メインメモリの内容の一部を保持する内部キャッ
シュ（メモリ）M2を備え、さらに、命令実行による命令
フェッチまたはオペランドアクセスが前記内部キャッシ
ュメモリにミス・ヒットした時に前記メインメモリから
前記バスを介して１ブロックのデータBLKを取り込むブ
ロック・イン手段１と、前記外部デバイスからのバス使
用権要求RQに対して前記バスを開放するバス開放手段２
と、前記１ブロックのデータの取り込み中に前記バスを
開放した場合であって、且つ、前記外部デバイスによる
前記バスを介しての前記メインメモリへの書き込みアク
セスACに基づくデータが該取り込み中の１ブロックのデ
ータに重複した場合に、該データの取り込み動作を中断
する手段３と、前記ブロック・イン手段による前記１ブ
ロックのデータの取り込み動作が実行中であるか否かを
指示する情報と前記バスを介してブロック転送を行う旨
を指示する情報とを、前記外部キャッシュメモリにつな
がる前記バスへ送出する表示手段４とを具備することを
特徴とする。
上述した構成によれば、外部キャッシュM1は、表示手
段４からバスBSに出力された２種類の情報（すなわち、
１ブロックのデータの取り込み動作を実行中であるか否
かを指示する情報と、ブロック転送を行う旨を指示する
情報）に基づいて、ブロック・データの取り込みが現在
行われているか否か、またはブロック・データの取り込
みが開始されたか又は完了したか、或いはブロック・イ
ン動作が中断されたか否か、さらにはブロック転送がま
もなく開始されるか否かをそれぞれ判別することができ
る。これによって、ブロック・イン動作が中断され、そ
の後で２回目のブロック・イン動作が開始された場合で
も、外部キャッシュM1は、その２回目の動作が前回のブ
ロック・イン動作の継続であるのか、あるいは新たなブ
ロック・イン動作の開始であるのかを正確に判別でき
る。
段４からバスBSに出力された２種類の情報（すなわち、
１ブロックのデータの取り込み動作を実行中であるか否
かを指示する情報と、ブロック転送を行う旨を指示する
情報）に基づいて、ブロック・データの取り込みが現在
行われているか否か、またはブロック・データの取り込
みが開始されたか又は完了したか、或いはブロック・イ
ン動作が中断されたか否か、さらにはブロック転送がま
もなく開始されるか否かをそれぞれ判別することができ
る。これによって、ブロック・イン動作が中断され、そ
の後で２回目のブロック・イン動作が開始された場合で
も、外部キャッシュM1は、その２回目の動作が前回のブ
ロック・イン動作の継続であるのか、あるいは新たなブ
ロック・イン動作の開始であるのかを正確に判別でき
る。
従って、スチール動作を行うことにより、常に、外部
キャッシュM1の内容を内部キャッシュM2および外部のメ
インメモリM0の内容と一致させることができ、ひいては
動作信頼性の向上を図ることが可能となる。
キャッシュM1の内容を内部キャッシュM2および外部のメ
インメモリM0の内容と一致させることができ、ひいては
動作信頼性の向上を図ることが可能となる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例を適用したシステム構成
がブロック図の形態で示される。
がブロック図の形態で示される。
図中、SBはシステムバスを示し、アドレス情報ADD用
のバスと、データＤ用のバスと、制御信号CTL（HREQ,HA
CK等）用のバスとから構成され、該システムバスを介し
て、マイクロプロセッサ（CPU）10、メインメモリ20、
外部キャッシュ30および外部バスマスタ40が相互に接続
されている。マイクロプロセッサ（CPU）10は、メイン
メモリ20の内容の一部（コピー）を保持する内部キャッ
シュ11と、該内部キャッシュおよび外部キャッシュ30の
制御を行うキャッシュ制御回路12を内蔵している。ま
た、外部キャッシュ30は、内部キャッシュ11に比して高
速大容量のメモリを有している。
のバスと、データＤ用のバスと、制御信号CTL（HREQ,HA
CK等）用のバスとから構成され、該システムバスを介し
て、マイクロプロセッサ（CPU）10、メインメモリ20、
外部キャッシュ30および外部バスマスタ40が相互に接続
されている。マイクロプロセッサ（CPU）10は、メイン
メモリ20の内容の一部（コピー）を保持する内部キャッ
シュ11と、該内部キャッシュおよび外部キャッシュ30の
制御を行うキャッシュ制御回路12を内蔵している。ま
た、外部キャッシュ30は、内部キャッシュ11に比して高
速大容量のメモリを有している。
マイクロプロセッサ10（主としてキャッシュ制御回路
12）は、主な制御機能として、命令実行による命令フ
ェッチまたはオペランドアクセスが内部キャッシュ11に
ミス・ヒットした時に、メインメモリ20から複数ワード
のブロック単位のデータをフェッチ（ブロック・イン）
し、外部バスマスタ40からのバス使用権要求（HREQ）
に対して上記システムバスSBを開放（HACK）し、上記
ブロック・イン動作中にバスSBを開放した場合であっ
て、且つ、外部バスマスタ40によるメインメモリ20への
書き込みアクセス（図中破線で示される信号線に相当）
に基づくデータが該ブロック・イン中のデータに重複し
た場合に、該データのブロック・イン動作を中断し、そ
して、該ブロック・イン動作を中断した場合にはその
旨を外部に通知する。
12）は、主な制御機能として、命令実行による命令フ
ェッチまたはオペランドアクセスが内部キャッシュ11に
ミス・ヒットした時に、メインメモリ20から複数ワード
のブロック単位のデータをフェッチ（ブロック・イン）
し、外部バスマスタ40からのバス使用権要求（HREQ）
に対して上記システムバスSBを開放（HACK）し、上記
ブロック・イン動作中にバスSBを開放した場合であっ
て、且つ、外部バスマスタ40によるメインメモリ20への
書き込みアクセス（図中破線で示される信号線に相当）
に基づくデータが該ブロック・イン中のデータに重複し
た場合に、該データのブロック・イン動作を中断し、そ
して、該ブロック・イン動作を中断した場合にはその
旨を外部に通知する。
本実施例では、マイクロプロセッサ10がシステムバス
BSを介してブロック・データの転送を行う際に、外部キ
ャッシュ30は、該バス上を転送されるブロック・データ
をスチールする形で同時に取り込み、それによってその
内容を内部キャッシュ11の内容と一致させている。図
中、内部キャッシュ11、外部キャッシュ30およびメイン
メモリ20においてハッチングで示されるＡの部分は、同
一の情報が書き込まれている様子（内容の一致）を表し
ている。
BSを介してブロック・データの転送を行う際に、外部キ
ャッシュ30は、該バス上を転送されるブロック・データ
をスチールする形で同時に取り込み、それによってその
内容を内部キャッシュ11の内容と一致させている。図
中、内部キャッシュ11、外部キャッシュ30およびメイン
メモリ20においてハッチングで示されるＡの部分は、同
一の情報が書き込まれている様子（内容の一致）を表し
ている。
また、メインメモリ20においてハッチングで示される
Ｂの部分は、外部バスマスタ40によるアクセスに基づい
てデータが書き込まれた様子を示している。このデータ
書き込みがマイクロプロセッサ10のブロック・イン動作
中に行われた場合には、上述したように該ブロック・イ
ン動作は中断されるので、内部キャッシュ11および外部
キャッシュ30のそれぞれ対応するメモリ領域へのデータ
書き込みは中断される。
Ｂの部分は、外部バスマスタ40によるアクセスに基づい
てデータが書き込まれた様子を示している。このデータ
書き込みがマイクロプロセッサ10のブロック・イン動作
中に行われた場合には、上述したように該ブロック・イ
ン動作は中断されるので、内部キャッシュ11および外部
キャッシュ30のそれぞれ対応するメモリ領域へのデータ
書き込みは中断される。
第３図および第４図にはマイクロプロセッサ10の動作
タイミングチャートが示される。
タイミングチャートが示される。
図中、CLKはシステムクロック、ADDはアドレス情報、
BSはバス・ストローブ信号、DSはデータ・ストローブ信
号、BLOCKはブロック転送を行う旨を外部に指示する信
号、Ｄはデータ、DCはデータクロック、BLACKFおよびBL
ACKSはそれぞれブロック転送の速度（早いか遅いか）を
指示する信号、MVINはブロック・データの取り込みを指
示する信号、HREQは外部バスマスタ40から出力されるバ
ス使用権要求を指示する制御信号、そして、HACKはその
要求に対して許諾の指示を行うための制御信号を示す。
各制御信号はすべてアクティブ・ローの形態をとってい
るため、“L"レベルになった時に各々の機能が有効とな
る。
BSはバス・ストローブ信号、DSはデータ・ストローブ信
号、BLOCKはブロック転送を行う旨を外部に指示する信
号、Ｄはデータ、DCはデータクロック、BLACKFおよびBL
ACKSはそれぞれブロック転送の速度（早いか遅いか）を
指示する信号、MVINはブロック・データの取り込みを指
示する信号、HREQは外部バスマスタ40から出力されるバ
ス使用権要求を指示する制御信号、そして、HACKはその
要求に対して許諾の指示を行うための制御信号を示す。
各制御信号はすべてアクティブ・ローの形態をとってい
るため、“L"レベルになった時に各々の機能が有効とな
る。
これに関連して、外部キャッシュ30は、第２図に示す
ように制御信号CTL用のバスを介してCPU10、外部バスマ
スタ40及びメインメモリ20に接続されているので、第３
図及び第４図のタイミングチャートに示される各制御信
号（MVIN、BLOCK等）の論理状態を知ることができる。
ように制御信号CTL用のバスを介してCPU10、外部バスマ
スタ40及びメインメモリ20に接続されているので、第３
図及び第４図のタイミングチャートに示される各制御信
号（MVIN、BLOCK等）の論理状態を知ることができる。
従って、外部キャッシュ30は、 ・MVINが“L"レベル状態にある時は、ブロック・データ
の取り込みが現在行われていることを判別し、 ・MVINが“H"レベル状態にある時は、上記ブロック・デ
ータの取り込みが現在行われていないことを判別し、 ・MVINが“H"レベルから“L"レベルに変化した時は、ブ
ロック・データの取り込みが開始されたことを判別し、 ・MVINが“L"レベルから“H"レベルに変化した時は、ブ
ロック・データの取り込みが完了したこと（第３図参
照）を、或いはブロック・イン動作がCPU10によって中
断されたこと（第４図参照）を判別し、 ・BLOCKが“H"レベルから“L"レベルに変化した時は、
メインメモリ20からCPU10へのブロック転送がまもなく
開始されることを判別することができる。
の取り込みが現在行われていることを判別し、 ・MVINが“H"レベル状態にある時は、上記ブロック・デ
ータの取り込みが現在行われていないことを判別し、 ・MVINが“H"レベルから“L"レベルに変化した時は、ブ
ロック・データの取り込みが開始されたことを判別し、 ・MVINが“L"レベルから“H"レベルに変化した時は、ブ
ロック・データの取り込みが完了したこと（第３図参
照）を、或いはブロック・イン動作がCPU10によって中
断されたこと（第４図参照）を判別し、 ・BLOCKが“H"レベルから“L"レベルに変化した時は、
メインメモリ20からCPU10へのブロック転送がまもなく
開始されることを判別することができる。
第３図は、マイクロプロセッサ10がブロック・イン動
作を行っている時に、外部バスマスタ40からバス使用権
の要求（HREQ）が無かった場合（すなわち制御信号HREQ
が“H"レベルのままの状態）の動作タイミング例を示
す。この例では、１ブロックのデータ（〜の４ワー
ドに相当するデータ）が正常にマイクロプロセッサ10
（内部キャッシュ11）に取り込まれている様子が示され
ている。従ってこの場合には、外部キャッシュ30のスチ
ール動作により、内部キャッシュ11に取り込まれた１ブ
ロックのデータと同じ内容の情報をすべて取り込んで、
その内容を内部キャッシュ11の内容に一致させている。
作を行っている時に、外部バスマスタ40からバス使用権
の要求（HREQ）が無かった場合（すなわち制御信号HREQ
が“H"レベルのままの状態）の動作タイミング例を示
す。この例では、１ブロックのデータ（〜の４ワー
ドに相当するデータ）が正常にマイクロプロセッサ10
（内部キャッシュ11）に取り込まれている様子が示され
ている。従ってこの場合には、外部キャッシュ30のスチ
ール動作により、内部キャッシュ11に取り込まれた１ブ
ロックのデータと同じ内容の情報をすべて取り込んで、
その内容を内部キャッシュ11の内容に一致させている。
一方、第４図は、マイクロプロセッサ10がブロック・
イン動作を行っている時に、外部バスマスタ40からバス
使用権の要求（HREQ）（すなわち制御信号HREQが“L"レ
ベルに立ち下がった状態）が有って、しかも外部バスマ
スタ40によるメインメモリ20への書き込みアクセスが該
ブロック・イン動作に重複した場合の動作タイミング例
を示す。この例では、およびの２ワードに相当する
データが内部キャッシュ11に取り込まれ、それ以降のデ
ータについては内部キャッシュ11への取り込みが中断さ
れている様子が示されている。従ってこの場合には、外
部キャッシュ30は２ワードに相当するデータをスチール
した時点で、その後のデータ・スチール動作を中断して
いる。つまり、外部キャッシュ30は、誤動作を起こすこ
となく、その内容（２ワード分のデータ）を内部キャッ
シュ11のそれに一致させている。
イン動作を行っている時に、外部バスマスタ40からバス
使用権の要求（HREQ）（すなわち制御信号HREQが“L"レ
ベルに立ち下がった状態）が有って、しかも外部バスマ
スタ40によるメインメモリ20への書き込みアクセスが該
ブロック・イン動作に重複した場合の動作タイミング例
を示す。この例では、およびの２ワードに相当する
データが内部キャッシュ11に取り込まれ、それ以降のデ
ータについては内部キャッシュ11への取り込みが中断さ
れている様子が示されている。従ってこの場合には、外
部キャッシュ30は２ワードに相当するデータをスチール
した時点で、その後のデータ・スチール動作を中断して
いる。つまり、外部キャッシュ30は、誤動作を起こすこ
となく、その内容（２ワード分のデータ）を内部キャッ
シュ11のそれに一致させている。
このように、マイクロプロセッサ10の制御を受けて、
外部キャッシュ30は該プロセッサのブロック・イン動作
が中断されたか否かを知ることができるので、スチール
動作を行うことにより、外部キャッシュ30の内容を内部
キャッシュ11（およびメインメモリ20）の内容に正確に
一致させることが可能となる。これは、システム全体と
しての動作信頼性を高めることに寄与する。
外部キャッシュ30は該プロセッサのブロック・イン動作
が中断されたか否かを知ることができるので、スチール
動作を行うことにより、外部キャッシュ30の内容を内部
キャッシュ11（およびメインメモリ20）の内容に正確に
一致させることが可能となる。これは、システム全体と
しての動作信頼性を高めることに寄与する。
以上説明したように本発明によれば、ブロック・イン
動作の中断の有無にかかわらず、外部キャッシュの内容
と内部キャッシュおよび外部のメインメモリの内容との
不一致を防止することができ、ひいてはシステム全体と
しての動作信頼性の向上に寄与させることができる。
動作の中断の有無にかかわらず、外部キャッシュの内容
と内部キャッシュおよび外部のメインメモリの内容との
不一致を防止することができ、ひいてはシステム全体と
しての動作信頼性の向上に寄与させることができる。
第１図は本発明のデータ処理装置の原理図、 第２図は本発明の一実施例を適用したシステムの構成を
示すブロック図、 第３図は第２図におけるマイクロプロセッサの動作の一
例を示すタイミングチャート、 第４図は第２図におけるマイクロプロセッサの動作の他
の例を示すタイミングチャート、 である。 （符号の説明） １…ブロック・イン手段、２…バス開放手段、３…ブロ
ック・イン中断手段、４…表示手段、BS…バス、M0…外
部のメインメモリ、M1…外部キャッシュメモリ、M2…内
部キャッシュメモリ、ED…外部デバイス、BLK…ブロッ
ク・データ、RQ…バス使用権要求（信号）、AC…書き込
みアクセス（に基づくデータ）。
示すブロック図、 第３図は第２図におけるマイクロプロセッサの動作の一
例を示すタイミングチャート、 第４図は第２図におけるマイクロプロセッサの動作の他
の例を示すタイミングチャート、 である。 （符号の説明） １…ブロック・イン手段、２…バス開放手段、３…ブロ
ック・イン中断手段、４…表示手段、BS…バス、M0…外
部のメインメモリ、M1…外部キャッシュメモリ、M2…内
部キャッシュメモリ、ED…外部デバイス、BLK…ブロッ
ク・データ、RQ…バス使用権要求（信号）、AC…書き込
みアクセス（に基づくデータ）。
Claims (1)
- 【請求項１】バス（BS）を介して外部のメインメモリ
（M0）、外部キャッシュメモリ（M1）および外部デバイ
ス（ED）に接続され、該メインメモリの内容の一部を保
持する内部キャッシュメモリ（M2）を備えたデータ処理
装置であって、 命令実行による命令フェッチまたはオペランドアクセス
が前記内部キャッシュメモリにミス・ヒットした時に前
記メインメモリから前記バスを介して１ブロックのデー
タ（BLK）を取り込むブロック・イン手段（１）と、 前記外部デバイスからのバス使用権要求（RQ）に対して
前記バスを開放するバス開放手段（２）と、 前記１ブロックのデータの取り込み中に前記バスを開放
した場合であって、且つ、前記外部デバイスによる前記
バスを介しての前記メインメモリへの書き込みアクセス
（AC）に基づくデータが該取り込み中の１ブロックのデ
ータに重複した場合に、該データの取り込み動作を中断
する手段（３）と、 前記ブロック・イン手段による前記１ブロックのデータ
の取り込み動作が実行中であるか否かを指示する情報と
前記バスを介してブロック転送を行う旨を指示する情報
とを、前記外部キャッシュメモリにつながる前記バスへ
送出する表示手段（４）とを具備することを特徴とする
データ処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240723A JP2509344B2 (ja) | 1989-09-19 | 1989-09-19 | デ―タ処理装置 |
| EP90116796A EP0418621B1 (en) | 1989-09-19 | 1990-09-01 | Data processing device for maintaining coherency of data stored in main memory, external cache memory and internal cache memory |
| DE69032519T DE69032519T2 (de) | 1989-09-19 | 1990-09-01 | Datenverarbeitungseinrichtung zur Kohärenzaufrechthaltung von gespeicherten Daten im Hauptspeicher, externem Cachespeicher und internem Cachespeicher |
| KR1019900014593A KR930007672B1 (ko) | 1989-09-15 | 1990-09-15 | 메인메모리, 외부캐시(cache)메모리 및 내부캐시메로리에 저장된 데이타의 코히어런스(coherence)를 유지하기 위한 데이타 처리방법과 그 장치 |
| US08/111,731 US5455925A (en) | 1989-09-19 | 1993-08-23 | Data processing device for maintaining coherency of data stored in main memory, external cache memory and internal cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240723A JP2509344B2 (ja) | 1989-09-19 | 1989-09-19 | デ―タ処理装置 |
Publications (2)
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|---|---|
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Family
ID=17063745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240723A Expired - Lifetime JP2509344B2 (ja) | 1989-09-15 | 1989-09-19 | デ―タ処理装置 |
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-
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- 1993-08-23 US US08/111,731 patent/US5455925A/en not_active Expired - Lifetime
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