KR910006848A - 메인 메모리, 외부 캐시(cache)메모리 및 내부 캐시 메모리에 저장된 데이타의 코히어런스를 유지하기 위한 데이타 처리장치 - Google Patents

메인 메모리, 외부 캐시(cache)메모리 및 내부 캐시 메모리에 저장된 데이타의 코히어런스를 유지하기 위한 데이타 처리장치 Download PDF

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Abstract

내용 없음

Description

메인 메모리, 외부 캐시(cache)메모리 및 내부 캐시 메모리에 저장된 데이타의 코히어런스를 유지하기 위한 데이타 처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 처리장치의 원리를 설명하는 다이어그램.
제2도는 본 발명의 실시예를 적용하기 위한 컴퓨터 시스템의 예를 설명하는 블록도.
제3A도와 3B도로 구성된 제3도는 본 발명에 따른 전체의 데이타 처리장치의 예를 설명하는 블록도.

Claims (32)

  1. 메인 메모리(20) 내용의 일부를 저장하기 위한 내부 캐시 메모리(11)을 포함하고, 시스템 버스(SB)를 통하여 메인 메모리(20), 외부 캐시 메모리(30)및 외부장치(40)에 연결된 데이타 처리장치에 있어서, 오퍼랜드 액세스에 대한 데이타 또는 명령을 실행하기 위한 명령 폐치가 상기 내부 캐시 메모리(11)에 저장되지 않을때, 상기 메인 메모리(20)으로부터 하나의 블록 데이타(BLK)를 폐칭하기 위한 블록-인수단(1), 상기외부장치(40)으로부터 출력된 버스 리궤스트 신호(RQ)에 따라 상기 시스템 버스(SB)를 릴리스하기 위한 버스 릴리스수단(2), 상기 시스템 버스(SB)가 상기 하나의 블록 데이타(BLK)의 페칭동안 릴리스될때, 또한 상기 외부장치(40)에 의한 라이트 액세스(AC)에 기인하여 상기 메인 메모리(20)에 쓰여진 데이타가 하나의 블록 데이타(BLK)의 상기 페칭과 일치할때, 상기 블록-인 수단의 페칭동작을 파괴하기 위한 블록-인 브레이크 수단(3)및 그것이 계속 수행되는지의 여부에 따라 페칭동작의 상태를 상기 외부 캐시 메모리(30)에 통지하기 위한 통지수단(4)로 이루어지는 데이타 처리장치.
  2. 청구범위 제1항에 있어서, 상기 외부 캐시 메모리(30)이 상기 시스템버스 (SB)를 통하여 상기 내부 캐시 메모리(11)에 전달된 데이타를 스틸하는 데이타 처리장치.
  3. 청구범위 제2항에 있어서, 상기 외부 캐시 메모리(30)이 상기 통지수단(4)로부터 출력된 통지신호(MNIN*)에 따라 연속 스틸동작을 정지시키는 데이타 처리장치.
  4. 청구범위 제1항에 있어서, 상기 외부장치(40)이 직접 메모리 액세스 제어기인 데이타 처리장치.
  5. 청구범위 제1항에 있어서, 상기 데이타가 블록전달 처리를 사용하므로써 상기 내부 캐시 메모리(11)에 쓰여진 데이타 처리장치.
  6. 청구범이 제1항에 있어서, 상기 블록-인 수단(1)이 레지스터(101)과 시퀀서 (102)를 포함하는 데이타 처리장치.
  7. 청구범위 제6항에 있어서, 상기 레지스터(101)이 4개의 워드 블록(1010, 1011, 1012, 1013)으로 분리되는 데이타 처리장치.
  8. 청구범위 제6항에 있어서, 상기 시퀀서(102)가 카운터(51,54), 디코더(53), 플립-플롭(52,55)및 논리게이트(56,57,58)을 포함하는 데이타 처리장치.
  9. 청구범위 제1항에 있어서, 상기 블록-인 브레이크 수단(3)이 비교기(31)과 논리 게이트(32,33)을 포함하는 데이타 처리장치.
  10. 청구범위 제1항에 있어서, 상기 내부 캐시 메모리(11)이 캐시 데이타부 (111), 상기 캐시 데이타부(111)에 대한 라이트회로(112), 블록 어드레스부(113)및 상기 블록 어드레스부(113)에 대한 라이트 회로(114)를 포함하는 데이타 처리장치.
  11. 청구범위 제1항에 있어서, 상기 블록-인 수단(1)과 상기 내부 캐시 메모리 (11)이 메모리 매니지먼트 수단(43)에 제공되는 데이타 처리장치.
  12. 청구범위 제1항에있어서, 상기 버스 릴리스 수단(2), 상기 블록-인 브레이크 수단(3)및 상기 통지수단(4)가 버스 제어수단(44)의 어드레스 모니터 제어와 블로 액세스부(442)에 제공되는 데이타 처리장치.
  13. 시스템 버스(SB)를 통하여 메인 메모리(20), 외부 캐시 메모리(30)및 외부장치(40)에 연결되고 싱글 반도체에 형성된 모노리식 마이크프로세서에 있어서, 명령의 페칭, 디코딩 및 실행을 제어하기 위한 명령 제어수단(41), 오퍼랜드 어드레스를 계산하고 오퍼랜드 동작을 실행하기 위한 명령 실행 수단(42), 오퍼랜드 액세스에 대한 데이타 또는 명령을 실행하기 위한 명령 페치가 상기 내부 캐시메모리(11)에 저장되지 않을때 상기 메인 메모리(20)내용의 일부를 저장하고, 상기 메인 메모리(20)으로 부터 하나의 블록 데이타(BLK)를 페칭하기 위한 내부 캐시 메모리(11)를 포함하는 메모리 매니지먼트 수단(43), 상기 외부장치(40)으로부터 출력된 버스 리퀘스트 신호(RQ)에 따라 상기 시스템 버스(SB)를 릴리스하기 위한 버스 릴리스 수단(2), 상기 시스템 버스가 상기 하나의 블록 데이타(BLK)의 페칭동안 릴리스될때, 또한 외부장치(40)에 의한 라이트 액세스(AC)에 기인하여 상기 메인메모리(20)에 쓰여진 데이타가 하나의 블록 데이타(BLK)의 상기 페칭과 일치할때, 상기 블록-인 수단(1)의 페칭 동작을 파괴하기 이한 블록-인 브레이크 수단(3)및 그것이 계속 수행되는지의 여부에 따라 페칭동작의 상태를 상기 외부 캐시 메모리(30)에 통지하기 위한 통지수단(4)를 포함하고, 상기 시스템 버스(SB)를 통하여 외부I/O, 상기 외부장치(40), 상기 외부 캐시 메모리(30), 상기 메인 메모리(20) 및 상기 모노리식 마이크로프로세서중의 데이타를 전달하기 위한 버스 제어수단(44)로 이루어지는 모노리식 마이크로프로세서.
  14. 청구범위 제13항에 있어서, 상기 외부 캐시 메모리(30)이 상기 시스템 버스 (SB)를 통하여 상기 내부 캐시 메모리(11)에 전달된 데이타를 스틸하는 모노리식 마이크로프로세서.
  15. 청구범위 제14항에 있어서, 상기 외부 캐시 메모리(30)이 상기 통지수단(4)로 부터 출력된 통지신호(MNIN*)에 따라 연속 스틸동작을 정지시키는 모노리식 마이크로프로세서.
  16. 청구범위 제 13항에 있어서, 상기 외부장치(40)이 직접 메모리 액세스 제어기인 모노리식 마이크로프로세서.
  17. 청구범위 제13항에 있어서, 상기 데이타가 블록전달 처리를 사용하므로써 상기 내부 캐시 메모리(11)에 쓰여지는 모노리식 마이크로프로세서.
  18. 청구범위 제13항에 있어서, 상기 블록-인 수단(1)이 레지스터(101)과 시퀀서 (102)를 포함하는 모노리식 마이크로프로세서.
  19. 청구범위 제18항에 있어서, 상기 레지스터(101)이 4개의 워드 블록(1010, 1011, 1012, 1013)으로 분리되는 모노리식 마이크로프로세서.
  20. 청구범위 제18항에 있어서, 상기 시퀀서(102)가 카운터(54,51), 디코더(53), 플립-플롭(52,55)및 논리게이트(56,57,58)을 포함하는 모노리식 마이크로프로세서.
  21. 청구범위 제13항에 있어서, 상기 블록-인 브레이크 수단(3)이 비교기(31)과 논리 게이트(32,33)을 포함하는 모노리식 마이크로프로세서.
  22. 청구범위 제13항에 있어서, 상기 내부 캐시 메모리(11)이 캐시 데이타부 (111), 상기 캐시 데이타부(111)에 대한 라이트회로(112), 블록 어드레스부(113)및 상기 블록 어드레스부(113)에 대한 라이트 회로(114)를 포함하는 모노리식 마이크로프로세서.
  23. 메인 메모리(20), 외부캐시 메모리(30), 외부장치(40), 시스템 버스(SB)및 오퍼랜드 액세스에 대한 데이타 또는 명령을 실행하기 위한 명령 페치가 상기 내부 캐시 메모리(11)에 저장되지 않을때, 상기 메인 메모리(20)으로부터 하나의 블록 데이타(BLK)를 페칭하기 위한 블록-인 수단(1), 상기 외부장치(40)으로부터 출력된 버스 리퀘스트 신호(RQ)에 따라 상기 시스템 버스(SB)를 릴리스하기 위한 버스 릴리스 수단(2), 상기 시스템 버스(SB)가 상기 하나의 블록 데이타(BLK)의 페칭동안 릴리스될때, 또한 외부장치(40)에 의한 라이트 액세스(AC)에 기인하여 상기 메인 메모리(20)에 쓰여진 데이타가 하나의 블록 데이타(BLK)의 상기 페칭과 일치할때, 상기 블록-인 수단(1)의 페칭 동작을 파괴하기 위한 블록-인 브레이크 수단(3)및 그것이 계속 수행되는지의 여부에 따라 페칭동작의 상태를 상기 외부 캐시 메모리(30)에 통지하기 위한 통지수단(4)를 포함하고, 상기 시스템 버스(SB)를 통하여 상기 메인 메모리(20),상기 외부 캐시 메모리(30) 및 상기 외부장치(40)에 연결되며, 상기 메인 메모리(20) 내용의 일부를 저장하기 위한 내부 캐시 메모리(11)를 포함하는 마이크로프로세싱 유니트(MPU)로 이루어지는 데이타 처리 시스템.
  24. 청구범위 제23항에 있어서, 상기 외부 캐시 메모리(30)이 상기 시스템 버스 (SB)를 통하여 상기 내부 캐시 메모리(11)에 전달된 데이타를 스틸하는 데이터 처리 시스템.
  25. 청구범위 제23항에 있어서, 상기 외부 캐시 메모리(30)이 상기 통지수단(4)로 부터 출력된 통지신호(MNIN*)에 따라 연속 스틸동작을 정지시키는 데이타 처리장치.
  26. 청구범위 제23항에 있어서, 상기 외부장치(40)이 직접 메모리 엑세스 제어기인 데이타 처리장치.
  27. 청구범위 제23항에 있어서, 상기 데이타가 블록 전달 처리를 사용하므로써 상기 내부 캐시 메모리(11)에 쓰여지는 데이타 처리장치.
  28. 청구범위 제23항에 있어서, 상기 블록-인 수단(1)과 상기 내부 캐시 메모리 (11)이 메모리 매니지먼트 수단(43)에 제공되는 데이타 처리장치.
  29. 청구범위 제23항에 있어서, 상기 버스 릴리스 수단(2), 상기 블록-인 브레이크 수단(3)및 상기 통지수단(4)가 버스제어수단(44)의 어드레스 모니터 제어와 블록 엑세스부(442)에 제공되는 데이타 처리장치.
  30. 시스템 버스(SB)통하여 상기 내부 캐시 메모리(11)에 연결된 마이크로 프로세서 유니트(MPU), 외부 캐시 메모리(30), 및 메인 메모리(20)중의 불일치를 피하는 캐시 제어 방법에 있어서, 오퍼랜드 엑세스에 대한 데이타 또는 명령을 실행하기 위한 명령 페치가 상기 내부 캐시 메모리(11)에 저장되지 않을때, 상기 메인 메모리(20)으로부터 하나의 블록 데이타(BLK)를 페칭하는 단계, 상기 외부장치(40)으로부터 출력된 버스 리퀘스트 신호(RQ)에 따라 상기 시스템 버스(SB)를 릴리스하는 단계, 상기 시스템 버스(SB)가 상기 하나의 블록 데이타(BLK)의 페칭동안 릴리스될때, 또한 외부장치(40)에 의한 라이트 액세스(AC)에 기인하여 상기 메인메모리(20)에 쓰여진 데이타가 하나의 블록 데이타(BLK)의 상기 페칭과 일치할때, 상기 데이타의 페팅 동작을 파괴하는 단계, 그것이 계속 수행되는지의 여부에 따라, 페칭동작의 상태를 상기 외부 캐시 메모리(30)에 통지하는 단계 및 상기 시스템 버스(SB)를 통하여 상기 메인 메모리로부터 상기 내부 캐시에 전달된 데이타를 페칭하기 위한 상기 외부 캐시의 스틸동작을 정지시키기 위한 단계로 이루어지는 캐시 제어방법.
  31. 청구범위 제30항에 있어서, 상기 데이타가 블록 전달처리를 사용하므로써 상기 내부 캐시 메모리(11)에 쓰여지는 캐시 제어방법.
  32. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900014593A 1989-09-15 1990-09-15 메인메모리, 외부캐시(cache)메모리 및 내부캐시메로리에 저장된 데이타의 코히어런스(coherence)를 유지하기 위한 데이타 처리방법과 그 장치 KR930007672B1 (ko)

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