JPH04133145A

JPH04133145A - キャッシュメモリの無効化処理装置および無効化制御方法

Info

Publication number: JPH04133145A
Application number: JP2256286A
Authority: JP
Inventors: Yasuhide Shibata; 柴田　泰秀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-26
Filing date: 1990-09-26
Publication date: 1992-05-07
Anticipated expiration: 2015-08-28
Also published as: JP3081635B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕キャッシュメモリを有する情報処理装置の主記憶装置と
キャッシュメモリとの一致性を保つためにキャッシュメ
モリ内のデータを無効化するキャッシュメモリの無効化
処理装置および無効化制御方法に間し、無効化処理の回数を減少させて処理速度を向上できるよ
うにすることを目的とし、主制御部と、主記憶部と、前記主制御部により前記主記
憶部をアクセスした時にデータをコピィして格納するキ
ャッシュメモリと、前記主記憶部に対して読出しあるい
は書込みするバスマスタを備えた情報処理装置において
、前記バスマスタのアクセスを監視して前記キャッシュ
メモリに対して無効化を行なう無効化制御部を設け、該
無効化制御部には無効化を完了したアドレスを格納する
アドレス格納手段と、無効化が完了したアドレスに対し
て以後の無効化を省略させるための完了有効保持手段と
、前記バスマスタによる前記主記憶部へのアクセスアド
レスと前記アドレス格納手段に格納されているアドレス
を比較する比較手段と、前記バスマスタが前記主記憶部
に対してライトアクセスした場合にキャッシュメモリを
無効化させる無効化要求手段を備え、無効化処理を行な
ったアドレスを記憶するとともに、その無効化処理が行
なわれた場合に無効化完了を有効とする状態を保持して
、次回以降の記憶されたアドレスと同じアクセスアドレ
スに対する無効化処理を省略するような構成の装置およ
び方法としたものである。

〔産業上の利用分野　〕

本発明は、キャッシュメモリを有する情報処理装置の主
記憶装置とキャッシュメモリとの一致性を保つためにキ
ャッシュメモリ内のデータを無効化するキャッシュメモ
リの無効化処理装置および無効化制御方法に関する。

（従来の技術　）一般に、情報処理装置では、主記憶装置を大容量と低価
格の必要上からＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）によって構成し、その処理が低速である点を
補うために、高価格になるが高速小容量のＳＲＡＭ　（
スタティックランダムアクセスメモリ）で構成されたキ
ャッシュメモリを設け、主記憶装置の内容のコビイをキ
ャッシュメモリに格納し、主制御部が処理の実行にあた
って参照するデータを、キャッシュメモリから読み出す
ことができるようにして、高速処理を計っている。

この従来装置の基本的な構成を第３図に示す。

ここに、１は主制御部となるプロセッサ、２は主記憶装
置で、３はキャッシュメモリでありプロセッサ１が主記
憶装置２をアクセスした時にデータがコビイされて格納
される。４はバスマスタであり主記憶装置２に対して読
出しあるいは書込みする。

キャッシュメモリ３に格納されているデータに対応する
主記憶装置２に対して、バスマスタ４が更新（ライト）
アクセスした場合、プロセッサ１は該当データがキャッ
シュメモリ３上に存在するため、主記憶装置２からでは
なくキャッシュメモリ３からデータを読み込み、プロセ
ッサ１が更新されていないデータを取り込むことになる
。

このため、バスマスタ４の主記憶装置２に対するライト
アクセスを監視し、キャッシュメモリ３に格納されてい
るデータに該当するデータであれば、キャッシュメモリ
３内のデータを無効化することを行なう。キャッシュメ
モリ３の無効化は、バスマスタ４がライトアクセスする
主記憶装置２のアドレスに対応するデータがキャッシュ
メモリ３内に格納されているか判断し、格納されている
（一致した）場合にはキヤ・ンシュメモリ３内の該当デ
ータを消去することによって行なわれる。このキャッシ
ュメモリ無効化以降では、プロセッサｌによる該当アド
レスへのアクセスは、データがキャッシュメモリ３内に
格納されていないため主記憶装置２からアクセスされる
。

〔発明が解決しようとする課題　〕

上記従来の情報処理装置では、キャッシュ無効化をパス
マスタ４の主記憶装置２へのライトアクセス毎に行なっ
ていたため、無効化の最中にはフロセッサ１はキャッシ
ュメモリ３をアクセスできず、待ち状態となってしまい
、処理速度が低下するという問題点があった。

本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、無効化処
理の回数を減少させて処理速度を向上させるキャッシュ
メモリの無効化処理装置および無効化制御方法を提供す
ることにある。

〔課題を解決するための手段　〕

本発明は、上記課題を解決するための具体的な手段とし
て、第１図に示すように、キャッシュメモリの無効化処
理装置を構成するにあたり、主制御部１１と、主記憶部
１２と、前記主制御部１１により前記主記憶部１２をア
クセスした時にデータをコピィして格納するキャッシュ
メモリ１３と、前記主記憶部１２に対して読出しあるい
は書込みするパスマスタ１４を備えた情報処理装置にお
いて、前記パスマスタ１４のアクセスを監視して前記キ
ャッシュメモリ１３に対して無効化を行なう無効化制御
部１５を設け、該無効化制御部１５には無効化を完了し
たアドレスを格納するアドレス格納手段１５ａと、無効
化が完了したアドレスに対して以後の無効化を省略させ
るための完了有効保持手段（Ｆ）１５ｂと、前記パスマ
スタ１４による前記主記憶部１２へのアクセスアドレス
と前記アドレス格納手段１５ａに格納されているアドレ
スを比較する比較手段１５ｃと、前記パスマスタ１４が
前記主記憶部１２に対してライトアクセスした場合にキ
ャッシュメモリ１３を無効化させる無効化要求手段１５
ｄを備えたものである。

この装置による無効化制御方法は、無効化処理を行なっ
たアドレスを記憶するとともに、その無効化処理が行な
われた場合に無効化完了を有効とする状態を保持して、
次回以降の記憶されたアドレスと同じアクセスアドレス
に対する無効化処理を省略することにしたものである。

〔作用〕

本発明は上記構成により、無効化処理を行なったアドレ
スをアドレス格納手段１５ａに格納し、その無効化処理
が最初に行なわれた処理の場合には無効化完了を有効と
する状態を完了有効保持手段１５ｂに保持させて、次回
以降に格納されたアドレスと同じアドレスに対する主記
憶部１２へのアクセスが行なわれた場合には、比較手段
１５ｃによってアドレス比較して同一アドレスであるこ
とを検出し、完了有効保持手段１５ｂの内容を参照して
無効化が有効であれば、無効化処理を省略させる。

（実施例　）以下、本発明の実施例として、ダイレクトマツプ方式の
キャッシュメモリを採用した場合について第２図により
説明する。

ここに、２１はプロセッサ、２２は主記憶部、２３はキ
ャッシュメモリ、２４はキャッシュ制御部、２５はパス
マスタ、２６はインバリデーション制御部である。

このうち、プロセッサ２１は主記憶部２２およびキャッ
シュメモリ２３に対してアクセスするデータのアドレス
を出力するとともに、タイミング信号などの必要な制御
信号を出力する。

キャッシュメモリ２３はタグ２３ａおよびＳＲＡＭ２３
ｂからなり、ＳＲＡＭ２３ｂはデータを３２ビツトのデ
ータ長によって格納し、タグ２３ａはタグアドレスレジ
スタ２３１とアドレス比較器２３２を有する。タグアド
レスレジスタ２３１に格納されるデータには、ＳＲＡＭ
２３ｂに格納されているデータに対して１つのタグアド
レスを持ち、さらに、１つのタグアドレスには、そのア
ドレスが有効かどうかを表わすＶビット（バリッドビッ
ト）が付加される。アドレス比較器２３３は、プロセッ
サ２１から出力されるアドレスと保持しているタグアド
レスとが一致したかどうかを判断し、一致した場合には
ＨＩＴ　（ヒツト）信号を出力する。

キャッシュ制御部２４は、キャッシュメモリ２３へのデ
ータ格納、無効化（インバリデーション）等のタイミン
グ制御を行なう。

バスマスタ２５は、プロセッサ２１と同様に、アドレス
バス２７、コントロールバス２８、データバス２９によ
り、主記憶部２２をアクセスし、データの読出しあるい
は書込みを行なう。

インバリデーション制御部２６は、無効化すべきデータ
を格納しているキャッシュメモリ２３のアドレスを格納
するインバリデーションアドレスレジスタ２６ａと、こ
のインバリデーションアドレスレジスタ２６ａに格納さ
れているアドレスが有効か無効かを示す完了アドレス有
効フラグ（Ｆ）２６ｂと、バスマスタ２５による主記憶
部２２へのアクセスアドレスとインバリデーションアド
レスレジスタ２６ａに格納されているアドレスとの比較
を行なうインバリデーションアドレス比較部２６ｃと、
バスマスタ２５が主記憶部２２に対してライトアクセス
した場合にキャッシュメモリ２３を無効化するインバリ
デーション要求部２６ｄを備えている。

このような構成の実施例によると、プロセッサ２１がデ
ータを読み込む時、データが格納されている場所を示す
アドレスをアドレスバス２７に出力し、データを要求す
ることを示す制御信号をコントロールバス２８に出力す
る。

キャッシュメモリ２３のタグ２３ａはアドレスバス２７
のアドレスと保持しているタグアドレスとをアドレス比
較器２３３により比較し、一致していればＨＩＴ信号を
出力する。

キャッシュ制御部２４はＨＩＴ信号が出力されていれば
、キャッシュメモリ２３内に該当データが格納されてい
ると判断し、ＳＲＡＭ２３ｂからデータを出力させるＯ
Ｅ倍信号出力する。

ＨＩ　”１”信号が出力されなければ、キャッシュメモ
リ２３にはデータが格納されていないものとし、主記憶
部２２からデータが応答される。

この時、キャッシュ制御部２４は、主記憶部２２からの
データをキャッシュメモリ２３に格納するため、ＷＥ倍
信号出力し、ＳＲＡＭ２３ｂにデータの格納を指示する
。同時に、タグ２３ａに対し、アドレスバス２７上のア
ドレスをタグアドレスレジスタ２３１にセットし、Ｖビ
ットをセットさせるＶＡＬＩＤ信号を出力する。

バスマスタ２５が主記憶部２２のデータを更新する時は
、プロセッサ２１と同様に、アドレスをアドレスバス２
７に、制御信号をコントロールバス２８に、そしてデー
タをデータバス２９に出力する。

この時、インバリデーション制御部２６では、コントロ
ールバス２８上の制御信号からバスマスタ２５により主
記憶部２２のデータが更新されたことを知る。そして、
アドレスバス２７上のアドレスをインバリデーションア
ドレスレジスタ２６ａに格納し、インバリデーション要
求部２６ｄからキャッシュ制御部２４にＩＮＶＲＥＱ信
号を出力し、無効化を要求する。

キャッシュ制御部２４では、無効化動作とじてタグ２３
ａからのＨＩＴ信号をチエツクし、ＨＩＴ信号が出力さ
れていなければ、該当するデータがキャッシュメモリ２
３に格納されていないとして処理を終了する。また、Ｈ
ＩＴ信号が出力された場合は、ＶＡＬＩＤ信号をオフに
して、ＴＧＷ信号を出力し、タグ２３ａに対して該当す
るアドレスが格納されているタグアドレスレジスタ２３
１のＶビットを０にさせる指示をする。そして、インバ
リデーション制御部２６に対して無効化が完了したこと
を示すＦＬＡＧ（１：０ＮＴＲＯＬ信号により完了アド
レス有効フラグ２６ｂをセット（オンに）する。

再び、バスマスタ２５から主記憶部２２に対して更新が
行なわれた時には、インバリデーション制御部２６はア
ドレスバス２７のアドレスとインバリデーションアドレ
スレジスタ２６ａのアドレスとを比較する。その結果が
一致するとともに、完了アドレス有効フラグ２６ｂがセ
ットされている場合には、すでに同一のアドレスに対し
て無効化が行なわれたものと判断し、インバリデーショ
ン要求部２６ｄからのＩＮＶＲＥＱ信号を出力せず、キ
ャッシュ制御部２４に対して無効化を要求しない。

主記憶部２２からプロセッサ２１ヘデータを読み出した
場合には、キャッシュメモリ２３にもデータが格納され
るため、キャッシュ制御部２４はＦＬＡＧＣＯＮＴＲＯ
Ｌ信号によりインバリデーション制御部２６の完了アド
レス有効フラグ２６ｂをリセットする。

このように実施例では、キャッシュメモリ２３に対する
初回の格納時に完了アドレス有効フラグ２６ｂをリセッ
トし、次回以降のデータ更新時にＶビットを０にすると
ともに、完了アドレス有効フラグ２６ｂをセットするこ
とによって、アドレスバス２７のアドレスとインバリデ
ーションアドレスレジスタ２６ａのアドレスとが一致す
るデータ更新時に、無効化が必要か不必要か明確に識別
でき、バスマスタ２５から主記憶部２２に対するアクセ
ス回数が増加しても、無効化の回数を増加させずにすみ
、プロセッサ２１の待ち状態を減少させることができて
、処理速度の低下を防止することがてきる。

本実施例の構成ではバスマスタ２５の主記憶部２２に対
するアクセスか同一のアドレス近傍に集中する時、例え
ばプロセッサ２１のデータ幅に対し１つのタグアドレス
に対応するキャッシュメモリ２３のデータ幅を多くする
と、詳しくは３２ビツト（４バイト）のデータバス２９
に対しキャッシュメモリ２３を１２８ビツト（４バイト
×４）毎に１つのタグアドレスを割り振る構成等では、
数バイトの範囲て無効化が１口実行されるだけとなり、
効率良く処理が行なわれる。また、バスマスタ２５とし
て直接メモリ転送制御コントローラ（ＤＭＡＣ）を考え
るとデータ転送はアドレスが昇べきあるいは降べきの連
続アドレスであり、先の例によるキャッシュメモリ２３
では８ビツトのＤＭＡ転送を行なうとして、１２８／８
＝１６回に１回の無効化ですみ、プロセッサ２１の待ち
状態が非常に少なくなる。

〔発明の効果　〕

以上のように本発明では、無効化制御部１５には無効化
を完了したアドレスを格納するアドレス格納手段１５ａ
と、無効化が完了したアドレスに対して以後の無効化を
省略させるための完了有効保持手段１５ｂと、バスマス
タ１４による主記憶部１２へのアクセスアドレスとアド
レス格納手段１５ａに格納されているアドレスを比較す
る比較手段１５ｃと、バスマスタ１４が主記憶部１２に
対してライトアクセスした場合にキャッシュメモリ１３
を無効化させる無効化要求手段１５ｄを備え、この無効
化要求手段１５ｄによりバスマスタ１４のアクセスを監
視して前記キャッシュメモリ１３に対して無効化を行な
うことによって、アドレス格納手段１５ａに格納されて
いるアドレスに対する主記憶部１２へのアクセスが多く
なっても、完了有効保持手段１５ｂの内容によって無効
化要求をさせないようにし、無効化処理を減少させるこ
とができ、主制御部１１による処理の待ち時間を減少さ
せて処理速度の低下を防止することができる。

また、無効化処理を行なったアドレスを記憶するととも
に、その無効化処理が最初に行なわれた場合に無効化完
了を有効とする状態を保持して、次回以降の記憶された
アドレスと同じアクセスアドレスに対する無効化処理を
省略する方法としたことによって、同じアドレスに対す
る無効化処理が唯一回のみ実行されるだけになり、重複
した無効化処理を避けることができて、処理効率を向上
させることができる。

【図面の簡単な説明】

第１図は、本発明の原理構成図、第２図は、実施例装置の構成図、第３図は、従来装置の構成図。１１・・・主制御部１２・・・主記憶部１３・・・キャッシュメモリ１４・・・バスマスタ１５・・・無効化制御部１５ａ・・・アドレス格納手段１５ｂ・・・完了有効保持手段１５ｃ・・・比較手段１５ｄ・・・無効化要求手段

Claims

【特許請求の範囲】

（１）主制御部（１１）と、主記憶部（１２）と、前記
主制御部（１１）により前記主記憶部（１２）をアクセ
スした時にデータをコピィして格納するキャッシュメモ
リ（１３）と、前記主記憶部（１２）に対して読出しあ
るいは書込みするバスマスタ（１４）を備えた情報処理
装置において、前記バスマスタ（１４）のアクセスを監視して前記キャ
ッシュメモリ（１３）に対して無効化を行なう無効化制
御部（１５）を設け、該無効化制御部（１５）には無効
化を完了したアドレスを格納するアドレス格納手段（１
５ａ）と、無効化が完了したアドレスに対して以後の無
効化を省略させるための完了有効保持手段（１５ｂ）と
、前記バスマスタ（１４）による前記主記憶部（１２）
へのアクセスアドレスと前記アドレス格納手段（１５ａ
）に格納されているアドレスを比較する比較手段（１５
ｃ）と、前記バスマスタ（１４）が前記主記憶部（１２
）に対してライトアクセスした場合にキャッシュメモリ
（１３）を無効化させる無効化要求手段（１５ｄ）を備
えたことを特徴とするキャッシュメモリの無効化処理装置。
（２）主制御部（１１）と、主記憶部（１２）と、前記
主制御部（１１）により前記主記憶部（１２）をアクセ
スした時にデータをコピィして格納するキャッシュメモ
リ（１３）と、前記主記憶部（１２）に対して読み出し
あるいは書込みするバスマスタ（１４）を備えた情報処
理装置において、前記キャッシュメモリ（１３）の無効
化処理を行なったアドレスを記憶するとともに、その無
効化処理が行なわれた場合に無効化完了を有効とする状
態を保持して、次回以降の記憶されたアドレスと同じア
クセスアドレスに対する無効化処理を省略することを特徴とする無効化制御方法。