JPH06222993A - キャッシュメモリシステムおよびそれを実現するための方法 - Google Patents
キャッシュメモリシステムおよびそれを実現するための方法Info
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- JPH06222993A JPH06222993A JP5310060A JP31006093A JPH06222993A JP H06222993 A JPH06222993 A JP H06222993A JP 5310060 A JP5310060 A JP 5310060A JP 31006093 A JP31006093 A JP 31006093A JP H06222993 A JPH06222993 A JP H06222993A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
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- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 メモリアクセスをふるいにかけそれによりキ
ャッシュを自由にして多重キャッシュ中のプロセッサに
情報を供給するための方法およびこの方法を実現する回
路を提供する。 【構成】 キャッシュ制御回路は多重キャッシュ多重処
理システム中の主メモリ（２０）のアクセスを低減す
る。この回路は複数のキャッシュ（１２−１５）を１つ
の中央処理装置（１０）と共に用いることを可能にしか
つバーストモード動作を容易にする。
ャッシュを自由にして多重キャッシュ中のプロセッサに
情報を供給するための方法およびこの方法を実現する回
路を提供する。 【構成】 キャッシュ制御回路は多重キャッシュ多重処
理システム中の主メモリ（２０）のアクセスを低減す
る。この回路は複数のキャッシュ（１２−１５）を１つ
の中央処理装置（１０）と共に用いることを可能にしか
つバーストモード動作を容易にする。
Description
【０００１】
【発明の背景】コンピュータシステムはその一時的記憶
の必要性すべてのために理想的には超高速メモリを用い
る。これにより中央処理装置（ＣＰＵ）がより速度の遅
いメモリ装置を待つ必要なくその設計された速度で動作
可能となる。しかしながら、より速度の遅いメモリは費
用が安く、消費電力が少なく、かつ超高速メモリに比べ
て所与のスペース中により多く記憶できるために、しば
しば用いられる。
の必要性すべてのために理想的には超高速メモリを用い
る。これにより中央処理装置（ＣＰＵ）がより速度の遅
いメモリ装置を待つ必要なくその設計された速度で動作
可能となる。しかしながら、より速度の遅いメモリは費
用が安く、消費電力が少なく、かつ超高速メモリに比べ
て所与のスペース中により多く記憶できるために、しば
しば用いられる。
【０００２】ほとんどのコンピュータアプリケーション
プログラムの特徴は、同一または隣接するデータピース
について反復的動作を実行する傾向があるということで
ある。キャッシュメモリシステムはこの特徴を利用し
て、キャッシュメモリと呼ばれる少容量の超高速メモリ
中に、最近アクセスされたデータを記憶する。より速度
の遅い主メモリから読出されるデータは、より速度の速
いキャッシュメモリ中に記憶されるため、もしプログラ
ムが引続き同一データを用いなければならないときは、
このデータはキャッシュメモリから読出され得る。した
がって、キャッシュメモリシステムはコンピュータシス
テムにおけるメモリアクセスの見かけ上の速度を増大す
る。
プログラムの特徴は、同一または隣接するデータピース
について反復的動作を実行する傾向があるということで
ある。キャッシュメモリシステムはこの特徴を利用し
て、キャッシュメモリと呼ばれる少容量の超高速メモリ
中に、最近アクセスされたデータを記憶する。より速度
の遅い主メモリから読出されるデータは、より速度の速
いキャッシュメモリ中に記憶されるため、もしプログラ
ムが引続き同一データを用いなければならないときは、
このデータはキャッシュメモリから読出され得る。した
がって、キャッシュメモリシステムはコンピュータシス
テムにおけるメモリアクセスの見かけ上の速度を増大す
る。
【０００３】キャッシュメモリシステムは、それについ
てのデータがキャッシュ中で入手可能である主メモリの
アドレスを追わなければならない。データがキャッシュ
中で入手可能な場合は、主メモリアクセスはキャッシュ
アクセスのために打切られる。これはキャッシュ「ヒッ
ト」と呼ばれる。キャッシュヒットの頻度は多くの方法
で増大され得る。１つの方法では、どのデータをある特
定のコンピュータアプリケーションに適合されるキャッ
シュ中に配置するかを決定するためのアルゴリズムを用
いる。ヒットの頻度を増大するための他の方法ではより
大きなキャッシュメモリを用いる。
てのデータがキャッシュ中で入手可能である主メモリの
アドレスを追わなければならない。データがキャッシュ
中で入手可能な場合は、主メモリアクセスはキャッシュ
アクセスのために打切られる。これはキャッシュ「ヒッ
ト」と呼ばれる。キャッシュヒットの頻度は多くの方法
で増大され得る。１つの方法では、どのデータをある特
定のコンピュータアプリケーションに適合されるキャッ
シュ中に配置するかを決定するためのアルゴリズムを用
いる。ヒットの頻度を増大するための他の方法ではより
大きなキャッシュメモリを用いる。
【０００４】コンピュータシステム中のキャッシュメモ
リの最適量は、特定のアプリケーション、システムの目
標コスト、システムで用いられるハードウェア、および
主メモリおよびキャッシュメモリの相対コストを含む多
数の要因に依存する。いくつかのシステムは、１つの大
きなキャッシュよりも多数のより小さなキャッシュを用
いることによって最適化され得る。たとえば、複数のよ
り小さなキャッシュはメモリの隣接していないブロック
中へマッピングされてもよい。
リの最適量は、特定のアプリケーション、システムの目
標コスト、システムで用いられるハードウェア、および
主メモリおよびキャッシュメモリの相対コストを含む多
数の要因に依存する。いくつかのシステムは、１つの大
きなキャッシュよりも多数のより小さなキャッシュを用
いることによって最適化され得る。たとえば、複数のよ
り小さなキャッシュはメモリの隣接していないブロック
中へマッピングされてもよい。
【０００５】複数のキャッシュメモリを用いるキャッシ
ュシステムはキャッシュ間の競合干渉を回避しなければ
ならない。競合は１つ以上のキャッシュがキャッシュヒ
ットでメモリアドレスに応答する場合に発生する。
ュシステムはキャッシュ間の競合干渉を回避しなければ
ならない。競合は１つ以上のキャッシュがキャッシュヒ
ットでメモリアドレスに応答する場合に発生する。
【０００６】ＣＰＵが「バーストモード」動作を用いる
場合に他の問題が発生し得る。バーストモード動作は連
続した一連の記憶場所中のデータについて実行される。
ＣＰＵにそれぞれの記憶場所へアドレスするように新し
い指令を実行させる代わりに、バーストモードではＣＰ
Ｕが開始メモリアドレス、実行されるべき動作、および
動作をその上で実行するメモリブロックの長さを特定す
る、１つの指令を実行することが可能である。かかる場
合において、メモリアクセスは好ましくはバーストモー
ドで行なわれる。このことは、バーストモード動作のた
めの開始メモリアドレスが１つのキャッシュで始まり異
なるキャッシュで終了する場合に、スヌーピング多重キ
ャッシュシステムにおいて特別の問題を引起こし得る。
場合に他の問題が発生し得る。バーストモード動作は連
続した一連の記憶場所中のデータについて実行される。
ＣＰＵにそれぞれの記憶場所へアドレスするように新し
い指令を実行させる代わりに、バーストモードではＣＰ
Ｕが開始メモリアドレス、実行されるべき動作、および
動作をその上で実行するメモリブロックの長さを特定す
る、１つの指令を実行することが可能である。かかる場
合において、メモリアクセスは好ましくはバーストモー
ドで行なわれる。このことは、バーストモード動作のた
めの開始メモリアドレスが１つのキャッシュで始まり異
なるキャッシュで終了する場合に、スヌーピング多重キ
ャッシュシステムにおいて特別の問題を引起こし得る。
【０００７】多重処理環境においては、キャッシュはそ
れらのＣＰＵを助けるだけではなく、他のメモリバスマ
スタによって開始されるメモリバスアクセスをモニタす
る。『コピーバック』実現においては、この活動はバス
スヌーピングと呼ばれる。データの固執性は非常に重要
であるため、キャッシュはメモリのモニタのためにその
ＣＰＵのアクセスを立往生させなければならないかもし
れない。
れらのＣＰＵを助けるだけではなく、他のメモリバスマ
スタによって開始されるメモリバスアクセスをモニタす
る。『コピーバック』実現においては、この活動はバス
スヌーピングと呼ばれる。データの固執性は非常に重要
であるため、キャッシュはメモリのモニタのためにその
ＣＰＵのアクセスを立往生させなければならないかもし
れない。
【０００８】
【発明の概要】本発明はメモリアクセスをふるいにか
け、それにより複数のキャッシュ中のキャッシュを自由
にしてそのプロセッサに情報を提供させるための方法、
およびこの方法を実行する回路を開示する。バーストモ
ード動作を実行するための追加回路もさらに開示され
る。
け、それにより複数のキャッシュ中のキャッシュを自由
にしてそのプロセッサに情報を提供させるための方法、
およびこの方法を実行する回路を開示する。バーストモ
ード動作を実行するための追加回路もさらに開示され
る。
【０００９】個々のキャッシュを主メモリの物理的アド
レススペースの異なるエリアにマッピングすることによ
り競合が排除される。個々のキャッシュメモリ中の回路
は、ある範囲のアドレスをＣＰＵによって選択させ、そ
れからこの範囲内のアドレスが主メモリアドレスバス上
に置かれる場合にのみキャッシュ機能に応答することに
より、マッピング機能を実行する。
レススペースの異なるエリアにマッピングすることによ
り競合が排除される。個々のキャッシュメモリ中の回路
は、ある範囲のアドレスをＣＰＵによって選択させ、そ
れからこの範囲内のアドレスが主メモリアドレスバス上
に置かれる場合にのみキャッシュ機能に応答することに
より、マッピング機能を実行する。
【００１０】バーストモード動作の間の競合の問題は、
動作により特定されるメモリアドレスを介して自動的に
進み、かつこれらのアドレスがキャッシュによってマッ
ピングされたエリアに対応するかどうかを決定するキャ
ッシュ中の回路によって回避される。
動作により特定されるメモリアドレスを介して自動的に
進み、かつこれらのアドレスがキャッシュによってマッ
ピングされたエリアに対応するかどうかを決定するキャ
ッシュ中の回路によって回避される。
【００１１】
【好ましい実施例の詳細な説明】図１は各ＣＰＵ２がそ
れ自身のキャッシュメモリ３を有する、主メモリ１を共
有した多重処理システムを示す。このシステムにおい
て、キャッシュメモリ３はメモリアクセスの速度を増大
するように働くのみならず、主メモリ１へアクセスする
ための主メモリバス４上の競合のレベルを低減するよう
に働く。このシステムにおけるＣＰＵ２はその局部キャ
ッシュ３のみに直接的にアクセス可能であり、他のＣＰ
Ｕ６に付与されたキャッシュ５はアクセスできない。
れ自身のキャッシュメモリ３を有する、主メモリ１を共
有した多重処理システムを示す。このシステムにおい
て、キャッシュメモリ３はメモリアクセスの速度を増大
するように働くのみならず、主メモリ１へアクセスする
ための主メモリバス４上の競合のレベルを低減するよう
に働く。このシステムにおけるＣＰＵ２はその局部キャ
ッシュ３のみに直接的にアクセス可能であり、他のＣＰ
Ｕ６に付与されたキャッシュ５はアクセスできない。
【００１２】図２（ａ）は本発明を実施する多重処理シ
ステムを示し、ＣＰＵ１０は複数のキャッシュメモリ１
２−１５を有する。４キャッシュシステムは説明のため
にのみ示され、この開示はいかなる数のキャッシュをも
用いる同様の多重キャッシュシステムを包含する。図２
（ｂ）は４つのキャッシュ１２−１５を有する多重キャ
ッシュシステムがどのようにして主メモリ２０の４つの
ブロック２２−２５中にマッピングされるかを示す。４
つの主メモリブロック２２−２５は重なり合わず、かつ
４つのキャッシュ１２−１５も重なり合わない。たとえ
ばＣＰＵ２１０が主メモリ２０からのメモリアクセスを
要求すると、キャッシュ１２からキャッシュ１５中の回
路はメモリアクセス要求の物理的アドレスを同時にスヌ
ープする。もし物理的アドレスがある特定のキャッシュ
についてのマッピングされた範囲内ならば、そのキャッ
シュはスヌープヒットのためにその内容を検査する。キ
ャッシュは重なり合わないために、１つのキャッシュの
みがメモリ要求に応答でき、キャッシュ間の競合を排除
する。
ステムを示し、ＣＰＵ１０は複数のキャッシュメモリ１
２−１５を有する。４キャッシュシステムは説明のため
にのみ示され、この開示はいかなる数のキャッシュをも
用いる同様の多重キャッシュシステムを包含する。図２
（ｂ）は４つのキャッシュ１２−１５を有する多重キャ
ッシュシステムがどのようにして主メモリ２０の４つの
ブロック２２−２５中にマッピングされるかを示す。４
つの主メモリブロック２２−２５は重なり合わず、かつ
４つのキャッシュ１２−１５も重なり合わない。たとえ
ばＣＰＵ２１０が主メモリ２０からのメモリアクセスを
要求すると、キャッシュ１２からキャッシュ１５中の回
路はメモリアクセス要求の物理的アドレスを同時にスヌ
ープする。もし物理的アドレスがある特定のキャッシュ
についてのマッピングされた範囲内ならば、そのキャッ
シュはスヌープヒットのためにその内容を検査する。キ
ャッシュは重なり合わないために、１つのキャッシュの
みがメモリ要求に応答でき、キャッシュ間の競合を排除
する。
【００１３】図３は最初のかつバーストモードのメモリ
アクセスの間のキャッシュ競合を防止する回路の一実施
例のブロック図である。アドレスバスからのメモリアド
レス３０は比較回路に与えられる前に入力バッファ３２
を通過する。最初のメモリアクセスのために、バッファ
されたメモリアドレス３４は比較器回路３８によってキ
ャッシュのマッピングされたエリア３６と比較され、そ
の結果バッファされたメモリアドレス３４がキャッシュ
のマッピングされたエリア３６と一致した場合は信号３
９を生成する。
アクセスの間のキャッシュ競合を防止する回路の一実施
例のブロック図である。アドレスバスからのメモリアド
レス３０は比較回路に与えられる前に入力バッファ３２
を通過する。最初のメモリアクセスのために、バッファ
されたメモリアドレス３４は比較器回路３８によってキ
ャッシュのマッピングされたエリア３６と比較され、そ
の結果バッファされたメモリアドレス３４がキャッシュ
のマッピングされたエリア３６と一致した場合は信号３
９を生成する。
【００１４】バーストモード動作では最初のメモリアド
レス３０のみが送信され、それに続くメモリアドレスは
送信されない。それに続くメモリアドレスはバッファさ
れたメモリアドレス３４をラッチしかつ増分するバース
ト回路４０によって発生する。バースト回路４０はバー
ストモード信号４２によるバースト動作の継続の間、可
能化される。バースト回路４０は比較器回路４６によっ
てキャッシュのマッピングされたエリア３６と比較され
るバーストアドレス４４を生成し、もしバーストアドレ
ス４４がキャッシュのマッピングされたエリア３６内に
あれば信号４８を生成する。バーストモード動作が完了
すると、バースト回路４０はバーストモード信号４２に
よって不能化される。
レス３０のみが送信され、それに続くメモリアドレスは
送信されない。それに続くメモリアドレスはバッファさ
れたメモリアドレス３４をラッチしかつ増分するバース
ト回路４０によって発生する。バースト回路４０はバー
ストモード信号４２によるバースト動作の継続の間、可
能化される。バースト回路４０は比較器回路４６によっ
てキャッシュのマッピングされたエリア３６と比較され
るバーストアドレス４４を生成し、もしバーストアドレ
ス４４がキャッシュのマッピングされたエリア３６内に
あれば信号４８を生成する。バーストモード動作が完了
すると、バースト回路４０はバーストモード信号４２に
よって不能化される。
【００１５】各キャッシュはキャッシュが動作する物理
的アドレスリミットを説明する独特のマッピングされた
エリア３６でプログラムされる。メモリアクセスがスヌ
ーピングのために始まる場合、各キャッシュは比較器回
路３８を用いて、アクセスされるべきメモリアドレス３
０をそのキャッシュについてのマッピングされたエリア
３６と比較する。もし要求されたメモリアドレス３０が
マッピングされたエリア３６によって特定されるアドレ
スの範囲内ならば、回路はキャッシュ機能を進める。そ
の他の場合は、回路はメモリ要求には応答せず、したが
ってその資源を開放して回路が付与されているＣＰＵに
供給する。
的アドレスリミットを説明する独特のマッピングされた
エリア３６でプログラムされる。メモリアクセスがスヌ
ーピングのために始まる場合、各キャッシュは比較器回
路３８を用いて、アクセスされるべきメモリアドレス３
０をそのキャッシュについてのマッピングされたエリア
３６と比較する。もし要求されたメモリアドレス３０が
マッピングされたエリア３６によって特定されるアドレ
スの範囲内ならば、回路はキャッシュ機能を進める。そ
の他の場合は、回路はメモリ要求には応答せず、したが
ってその資源を開放して回路が付与されているＣＰＵに
供給する。
【００１６】バーストモードのメモリアクセスは１つの
キャッシュにおいて始まるが、別のキャッシュ中へ進み
得る。この場合、バーストモードの回路は最初に応答し
ないように要求されたキャッシュがアドレスが処理され
るに従い応答するように要求され得るという可能性を追
跡する。最初のメモリアドレス３０がキャッシュのマッ
ピングされたエリア３６内に当てはまる場合、キャッシ
ュ動作が信号３９を介して可能化される。マッピングさ
れたエリア３６内に入るそれに続くバーストアドレス４
４は信号４８を介してキャッシュ動作を可能化し続け
る。しかしながら、引続いてのバーストアドレス４４が
キャッシュのマッピングされたエリア３６の外の場合、
キャッシュ動作は信号４８を介して不能化され、それに
特定のマッピングされたエリア３６内にバーストアドレ
ス４４を有するかもしれない他のキャッシュとの競合を
防止する。
キャッシュにおいて始まるが、別のキャッシュ中へ進み
得る。この場合、バーストモードの回路は最初に応答し
ないように要求されたキャッシュがアドレスが処理され
るに従い応答するように要求され得るという可能性を追
跡する。最初のメモリアドレス３０がキャッシュのマッ
ピングされたエリア３６内に当てはまる場合、キャッシ
ュ動作が信号３９を介して可能化される。マッピングさ
れたエリア３６内に入るそれに続くバーストアドレス４
４は信号４８を介してキャッシュ動作を可能化し続け
る。しかしながら、引続いてのバーストアドレス４４が
キャッシュのマッピングされたエリア３６の外の場合、
キャッシュ動作は信号４８を介して不能化され、それに
特定のマッピングされたエリア３６内にバーストアドレ
ス４４を有するかもしれない他のキャッシュとの競合を
防止する。
【００１７】比較器機能３８の回路設計を単純化する１
つの方法は、マッピングされたエリア３６の範囲を２の
べき乗個ちょうど（つまり２、４、８…１０２４、２０
４８…）に限定し、かつマッピングされたエリア３６に
「０」またはこのマッピングされたエリアのサイズによ
って均等に分割可能なアドレスで開始を要求することで
ある。この実現により、比較器回路３８はバッファされ
たメモリアドレス３４の上位ビットのみをチェックし
て、それがマッピングされたエリア３６によって特定さ
れる範囲内かどうかを決定できる。この方法はまた比較
器回路４６によって用いられてもよい。
つの方法は、マッピングされたエリア３６の範囲を２の
べき乗個ちょうど（つまり２、４、８…１０２４、２０
４８…）に限定し、かつマッピングされたエリア３６に
「０」またはこのマッピングされたエリアのサイズによ
って均等に分割可能なアドレスで開始を要求することで
ある。この実現により、比較器回路３８はバッファされ
たメモリアドレス３４の上位ビットのみをチェックし
て、それがマッピングされたエリア３６によって特定さ
れる範囲内かどうかを決定できる。この方法はまた比較
器回路４６によって用いられてもよい。
【００１８】各キャッシュ中で用いられるアドレス比較
回路の一実施例が図４に示される。この実現は１６まで
の異なるキャッシュを許容するシステムについて示され
るが、本開示は他のシステム要件に対しても容易に修正
され得る。要求されたメモリアクセスの４つの上位アド
レスビット５１−５４は、キャッシュのマッピングされ
たエリアを規定する４つのマップビット６１−６４と比
較される。もしすべてのビット５１−５４がビット６１
−６４と等しければ、ハイ論理レベル「１」が回路の一
致出力７０で発生する。その他の場合は、一致出力はロ
ーまたは「０」でとどまる。
回路の一実施例が図４に示される。この実現は１６まで
の異なるキャッシュを許容するシステムについて示され
るが、本開示は他のシステム要件に対しても容易に修正
され得る。要求されたメモリアクセスの４つの上位アド
レスビット５１−５４は、キャッシュのマッピングされ
たエリアを規定する４つのマップビット６１−６４と比
較される。もしすべてのビット５１−５４がビット６１
−６４と等しければ、ハイ論理レベル「１」が回路の一
致出力７０で発生する。その他の場合は、一致出力はロ
ーまたは「０」でとどまる。
【００１９】図４の比較器回路は４つの比較器ブロック
１００、１１０、１２０および１３０からなる。各比較
器ブロックは要求されたアドレスの１ビットをマッピン
グされたエリアの１ビットと比較する。たとえばアドレ
スビット５１は比較器ブロック１００中でマップビット
６１と比較される。もしアドレスビット５１およびマッ
プビット６１が両方とも「１」ならばＡＮＤゲート１０
１の出力は「１」でありかつＯＲゲート１０２の出力１
０９は「１」である。もしアドレスビット５１およびマ
ップビット６１が両方とも「０」ならば、インバータ１
０３および１０４はＡＮＤゲート１０５の入力に「１」
を与え、ＯＲゲート１０２の出力に「１」を表わさせ
る。したがって、比較器ブロック１００の出力１０９は
アドレスビット５１がマップビット６１に等しい場合に
のみ「１」となる。
１００、１１０、１２０および１３０からなる。各比較
器ブロックは要求されたアドレスの１ビットをマッピン
グされたエリアの１ビットと比較する。たとえばアドレ
スビット５１は比較器ブロック１００中でマップビット
６１と比較される。もしアドレスビット５１およびマッ
プビット６１が両方とも「１」ならばＡＮＤゲート１０
１の出力は「１」でありかつＯＲゲート１０２の出力１
０９は「１」である。もしアドレスビット５１およびマ
ップビット６１が両方とも「０」ならば、インバータ１
０３および１０４はＡＮＤゲート１０５の入力に「１」
を与え、ＯＲゲート１０２の出力に「１」を表わさせ
る。したがって、比較器ブロック１００の出力１０９は
アドレスビット５１がマップビット６１に等しい場合に
のみ「１」となる。
【００２０】同様の分析は他の比較器ブロックにも応用
される。比較器ブロック１１０の出力１１９はアドレス
ビット５２がマップビット６２に等しい場合にのみ
「１」である。比較器ブロック１２０の出力１２９はア
ドレスビット５３がマップビット６３に等しい場合にの
み「１」である。比較器ブロック１３０の出力１３９は
アドレスビット５４がマップビット６４に等しい場合に
のみ「１」である。ＡＮＤゲート１４０の一致出力７０
はアドレスビット５１−５４がマップビット６１−６４
に等しい場合にのみ「１」となり、各比較器ブロック１
００、１１０、１２０、および１３０にＡＮＤゲート１
４０の入力１０９、１１９、１２９および１３９へ
「１」を供給させる。
される。比較器ブロック１１０の出力１１９はアドレス
ビット５２がマップビット６２に等しい場合にのみ
「１」である。比較器ブロック１２０の出力１２９はア
ドレスビット５３がマップビット６３に等しい場合にの
み「１」である。比較器ブロック１３０の出力１３９は
アドレスビット５４がマップビット６４に等しい場合に
のみ「１」である。ＡＮＤゲート１４０の一致出力７０
はアドレスビット５１−５４がマップビット６１−６４
に等しい場合にのみ「１」となり、各比較器ブロック１
００、１１０、１２０、および１３０にＡＮＤゲート１
４０の入力１０９、１１９、１２９および１３９へ
「１」を供給させる。
【００２１】図２（ａ）を参照して、各キャッシュ１２
−１５は図４の回路を含む。各キャッシュ１２−１５が
異なるマップアドレス（図４のビット６１−６４）でプ
ログラムされる場合、キャッシュ１２−１５は主メモリ
２０の重なり合わないブロック２２−２５に対応する。
いかなる所与のメモリ要求についても、キャッシュ１２
−１５のせいぜい１つが高一致出力７０（図４中）で応
答可能である。したがって、ＣＰＵ１０からのメモリア
クセス要求に情報を供給するキャッシュ１２−１５間に
は競合が存在し得ない。
−１５は図４の回路を含む。各キャッシュ１２−１５が
異なるマップアドレス（図４のビット６１−６４）でプ
ログラムされる場合、キャッシュ１２−１５は主メモリ
２０の重なり合わないブロック２２−２５に対応する。
いかなる所与のメモリ要求についても、キャッシュ１２
−１５のせいぜい１つが高一致出力７０（図４中）で応
答可能である。したがって、ＣＰＵ１０からのメモリア
クセス要求に情報を供給するキャッシュ１２−１５間に
は競合が存在し得ない。
【００２２】当業者により実現され得るアドレス比較お
よびキャッシュマッピングの多数の方法が存在すること
が理解されるべきである。前掲の特許請求の範囲に規定
されるように本発明の範囲から逸脱することなく本実施
例に対して種々の修正がなされ得る。
よびキャッシュマッピングの多数の方法が存在すること
が理解されるべきである。前掲の特許請求の範囲に規定
されるように本発明の範囲から逸脱することなく本実施
例に対して種々の修正がなされ得る。
【図１】通常の主メモリおよび各ＣＰＵごとに１つの別
個のキャッシュを有する多重処理システムを示す図であ
る。
個のキャッシュを有する多重処理システムを示す図であ
る。
【図２】通常の主メモリおよび複数のキャッシュメモリ
を伴う１つのＣＰＵを有する多重処理システムを示す図
である。
を伴う１つのＣＰＵを有する多重処理システムを示す図
である。
【図３】キャッシュ競合を防止し、それにより多重キャ
ッシュシステムの実現を可能にする回路の一実施例のブ
ロック図である。
ッシュシステムの実現を可能にする回路の一実施例のブ
ロック図である。
【図４】多重キャッシュシステム中のキャッシュ競合を
防止する比較器回路の一実施例の図である。
防止する比較器回路の一実施例の図である。
１０ ＣＰＵ １２−１５ キャッシュ ２０ 主メモリ
Claims (8)
- 【請求項１】 （１）１つの中央処理装置（ＣＰＵ）に
接続される複数個のキャッシュメモリと、 （２）主メモリと、 （３）コピーバックを有する多重処理とを含み、 多くとも１つのキャッシュメモリが前記ＣＰＵからのメ
モリアクセス要求に応答する、キャッシュメモリシステ
ム。 - 【請求項２】 （１）前記キャッシュメモリのうちの各
々は前記主メモリ中に対応する物理的アドレススペース
を識別するためのメモリアドレス範囲を保持するマップ
エリアレジスタを含み、さらに （２）前記キャッシュメモリのうちの各々は前記メモリ
アクセス要求中の主メモリアドレスと前記マップエリア
レジスタ中の前記メモリアドレス範囲とを比較し、かつ
前記主メモリアドレスが前記メモリアドレス範囲内の場
合に信号を発生するための第１の比較回路を含む、請求
項１に記載のキャッシュメモリシステム。 - 【請求項３】 （１）前記キャッシュメモリのうちの各
々はバーストモードメモリアドレスを発生するようにバ
ーストモード動作の間に前記メモリアドレスを増分する
ためのバーストモード回路を含み、さらに （２）前記キャッシュメモリのうちの各々は前記バース
トモードメモリアドレスを前記メモリアドレス範囲と比
較し、かつ前記バーストモードメモリアドレスが前記メ
モリアドレス範囲内の場合に信号を発生する、第２の比
較回路を含む、請求項１に記載のキャッシュメモリシス
テム。 - 【請求項４】 前記キャッシュメモリの各々は、 （１）前記主メモリの部分に対応する物理的アドレス範
囲を記憶するための手段と、 （２）前記メモリアクセス要求中の主メモリアドレスを
前記記憶手段中の前記物理的アドレス範囲と比較するた
めの第１の手段と、 （３）前記第１の比較手段が前記主メモリアドレスが前
記メモリアドレス範囲内であると決定する場合に信号を
発生するための第１の手段とを含む、請求項１に記載の
キャッシュメモリシステム。 - 【請求項５】 前記キャッシュメモリのうちの各々はさ
らに、 （４）バーストモード動作を検出するための手段と、 （５）前記検出手段に応答して前記主メモリアドレスを
増分することによりバーストモードアドレスを発生する
ための手段と、 （６）前記バーストモードアドレスを前記記憶手段中の
前記物理的アドレス範囲と比較するための第２の手段
と、 （７）前記第２の比較手段が前記バーストモードアドレ
スが前記メモリアドレス範囲内であると決定する場合に
信号を発生するための第２の手段とを含む、請求項４に
記載のキャッシュメモリシステム。 - 【請求項６】 複数個のＣＰＵが存在する、請求項１に
記載のキャッシュメモリシステム。 - 【請求項７】 （１）主メモリの部分に対応する物理的
アドレス範囲を記憶するステップと、 （２）メモリアクセス要求中の主メモリアドレスを前記
物理的アドレス範囲と比較するためのステップと、 （３）前記主メモリアドレスが前記メモリアドレス範囲
内にある場合に信号を発生するステップとを含む、キャ
ッシュメモリシステムを実現するための方法。 - 【請求項８】 （４）バーストモード動作を検出するス
テップと、 （５）前記バーストモード動作を検出している間に前記
主メモリアドレスを増分することによりバーストモード
アドレスを発生するステップと、 （６）前記バーストモードアドレスを前記物理的アドレ
ス範囲と比較するステップと、 （７）前記バーストモードアドレスが前記メモリアドレ
ス範囲内にある場合に信号を発生するステップとをさら
に含む、請求項７に記載のキャッシュメモリシステムを
実現するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/993,005 US5502828A (en) | 1992-12-18 | 1992-12-18 | Reducing memory access in a multi-cache multiprocessing environment with each cache mapped into different areas of main memory to avoid contention |
| US993005 | 1992-12-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06222993A true JPH06222993A (ja) | 1994-08-12 |
Family
ID=25538995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310060A Pending JPH06222993A (ja) | 1992-12-18 | 1993-12-10 | キャッシュメモリシステムおよびそれを実現するための方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5502828A (ja) |
| EP (1) | EP0602807A3 (ja) |
| JP (1) | JPH06222993A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09503609A (ja) * | 1994-02-25 | 1997-04-08 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ビット・マッピングの装置および方法 |
| JP3153078B2 (ja) * | 1994-09-09 | 2001-04-03 | 日本電気株式会社 | データ処理装置 |
| US5761709A (en) * | 1995-06-05 | 1998-06-02 | Advanced Micro Devices, Inc. | Write cache for servicing write requests within a predetermined address range |
| US6728258B1 (en) * | 1995-11-15 | 2004-04-27 | Hitachi, Ltd. | Multi-processor system and its network |
| US5809537A (en) * | 1995-12-08 | 1998-09-15 | International Business Machines Corp. | Method and system for simultaneous processing of snoop and cache operations |
| US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US5901326A (en) * | 1996-11-26 | 1999-05-04 | International Business Machines Corporation | Memory bus address snooper logic for determining memory activity without performing memory accesses |
| DE19951046A1 (de) * | 1999-10-22 | 2001-04-26 | Siemens Ag | Speicherbaustein für ein Mehrprozessorsystem und Mehrprozessorsystem |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| US6606684B1 (en) | 2000-03-31 | 2003-08-12 | Intel Corporation | Multi-tiered memory bank having different data buffer sizes with a programmable bank select |
| US6742071B1 (en) * | 2000-07-25 | 2004-05-25 | Cypress Semiconductor Corp. | Real-time I/O processor used to implement bus interface protocols |
| US8279886B2 (en) * | 2004-12-30 | 2012-10-02 | Intel Corporation | Dataport and methods thereof |
| US7496712B1 (en) * | 2005-06-17 | 2009-02-24 | Sun Microsystems, Inc. | Proximity communication-based off-chip cache memory architectures |
| US7444473B1 (en) | 2005-06-17 | 2008-10-28 | Sun Microsystems, Inc. | Speculative memory accesses in a proximity communication-based off-chip cache memory architecture |
| US7562190B1 (en) | 2005-06-17 | 2009-07-14 | Sun Microsystems, Inc. | Cache protocol enhancements in a proximity communication-based off-chip cache memory architecture |
| US8495299B2 (en) | 2009-11-16 | 2013-07-23 | Microsoft Corporation | Non-blocking data transfer via memory cache manipulation |
| US10725689B2 (en) * | 2015-08-31 | 2020-07-28 | Hewlett Packard Enterprise Development Lp | Physical memory region backup of a volatile memory to a non-volatile memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147879A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | キヤツシユメモリ制御方式 |
| US4853846A (en) * | 1986-07-29 | 1989-08-01 | Intel Corporation | Bus expander with logic for virtualizing single cache control into dual channels with separate directories and prefetch for different processors |
| US5210843A (en) * | 1988-03-25 | 1993-05-11 | Northern Telecom Limited | Pseudo set-associative memory caching arrangement |
| JPH0748189B2 (ja) * | 1989-06-07 | 1995-05-24 | 三菱電機株式会社 | データ処理装置 |
| JPH04353947A (ja) * | 1991-02-13 | 1992-12-08 | Hewlett Packard Co <Hp> | メモリページ特性タグ付けシステム |
| US5398325A (en) * | 1992-05-07 | 1995-03-14 | Sun Microsystems, Inc. | Methods and apparatus for improving cache consistency using a single copy of a cache tag memory in multiple processor computer systems |
-
1992
- 1992-12-18 US US07/993,005 patent/US5502828A/en not_active Expired - Fee Related
-
1993
- 1993-11-23 EP EP93309319A patent/EP0602807A3/en not_active Withdrawn
- 1993-12-10 JP JP5310060A patent/JPH06222993A/ja active Pending
-
1995
- 1995-06-05 US US08/463,271 patent/US5737564A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0602807A3 (en) | 1995-07-12 |
| US5737564A (en) | 1998-04-07 |
| US5502828A (en) | 1996-03-26 |
| EP0602807A2 (en) | 1994-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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