JPH08110873A - キャッシュメモリサブシステム - Google Patents
キャッシュメモリサブシステムInfo
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- JPH08110873A JPH08110873A JP6245255A JP24525594A JPH08110873A JP H08110873 A JPH08110873 A JP H08110873A JP 6245255 A JP6245255 A JP 6245255A JP 24525594 A JP24525594 A JP 24525594A JP H08110873 A JPH08110873 A JP H08110873A
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Abstract
(57)【要約】
【目的】Ｌ２キャッシュを改良し、Ｌ１キャッシュおよ
びＬ２キャッシュ側とメインメモリ側との間のデータの
一貫性を保証する。 【構成】Ｌ２キャッシュ１３のタグエントリにライトプ
ロテクトビットＷＰが設定されており、そのライトプロ
テクトビットＷＰの値に応じてＬ１キャッシュ１２の無
効化を制御できる。したがって、Ｌ２キャッシュ１３自
体によって書き込み保護機構が実現でき、比較的簡単な
構成で、Ｌ１キャッシュ１２およびＬ２キャッシュ１３
側と、メインメモリ１５側との間のデータの一貫性を保
証できるようになる。
びＬ２キャッシュ側とメインメモリ側との間のデータの
一貫性を保証する。 【構成】Ｌ２キャッシュ１３のタグエントリにライトプ
ロテクトビットＷＰが設定されており、そのライトプロ
テクトビットＷＰの値に応じてＬ１キャッシュ１２の無
効化を制御できる。したがって、Ｌ２キャッシュ１３自
体によって書き込み保護機構が実現でき、比較的簡単な
構成で、Ｌ１キャッシュ１２およびＬ２キャッシュ１３
側と、メインメモリ１５側との間のデータの一貫性を保
証できるようになる。
Description
【０００１】
【産業上の利用分野】この発明はパーソナルコンピュー
タなどのコンピュータシステムに設けられるキャッシュ
メモリサブシステムに関し、特に１次キャッシュメモリ
とメインメモリとの間に位置する２次キャッシュメモリ
を制御するキャッシュメモリサブシステムに関する。
タなどのコンピュータシステムに設けられるキャッシュ
メモリサブシステムに関し、特に１次キャッシュメモリ
とメインメモリとの間に位置する２次キャッシュメモリ
を制御するキャッシュメモリサブシステムに関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータなどのコ
ンピュータシステムにおいては、そのシステム性能を改
善するために、１次キャッシュと２次キャッシュを含む
２段階のキャッシュが使用されている。
ンピュータシステムにおいては、そのシステム性能を改
善するために、１次キャッシュと２次キャッシュを含む
２段階のキャッシュが使用されている。
【０００３】１次キャッシュはＣＰＵに内蔵されてお
り、ここには最も頻繁にアクセスするコードおよびデー
タが格納される。２次キャッシュは、１次キャッシュと
システムメインメモリとの間に位置される。この２次キ
ャッシュは１次キャッシュよりもデータ記憶サイズが大
きく、１次キャッシュに保持されている全ての情報、お
よび１次キャッシュに保持できなかった情報を格納でき
る。
り、ここには最も頻繁にアクセスするコードおよびデー
タが格納される。２次キャッシュは、１次キャッシュと
システムメインメモリとの間に位置される。この２次キ
ャッシュは１次キャッシュよりもデータ記憶サイズが大
きく、１次キャッシュに保持されている全ての情報、お
よび１次キャッシュに保持できなかった情報を格納でき
る。
【０００４】このため、１次キャッシュがキャッシュミ
スした場合でも、２次キャッシュは高い確率でヒットす
る。これにより、ＣＰＵは必要なコードおよびデータを
最小サイクルでフェッチすることができ、システム性能
を向上できる。
スした場合でも、２次キャッシュは高い確率でヒットす
る。これにより、ＣＰＵは必要なコードおよびデータを
最小サイクルでフェッチすることができ、システム性能
を向上できる。
【０００５】しかしながら、このような２レベルのキャ
ッシュシステムを採用すると、ＣＰＵがメインメモリの
書込み保護の領域にデータ書込み要求を発行した時に、
１次キャッシュとシステムメインメモリとの間のデータ
の一貫性が保証できなくなる欠点がある。
ッシュシステムを採用すると、ＣＰＵがメインメモリの
書込み保護の領域にデータ書込み要求を発行した時に、
１次キャッシュとシステムメインメモリとの間のデータ
の一貫性が保証できなくなる欠点がある。
【０００６】すなわち、ＣＰＵがメインメモリの書込み
保護の領域にデータ書込み要求を発行すると、１次キャ
ッシュメモリへのデータ書き込みが行われると共に、１
次キャッシュメモリから２次キャッシュメモリにデータ
書込み要求が発行され、これによって２次キャッシュメ
モリへのデータ書き込みも行われる。次いで、２次キャ
ッシュメモリからメインメモリ側へデータ書き込み要求
が発行されるが、このデータ書き込みはメモリコントロ
ーラによって禁止される。
保護の領域にデータ書込み要求を発行すると、１次キャ
ッシュメモリへのデータ書き込みが行われると共に、１
次キャッシュメモリから２次キャッシュメモリにデータ
書込み要求が発行され、これによって２次キャッシュメ
モリへのデータ書き込みも行われる。次いで、２次キャ
ッシュメモリからメインメモリ側へデータ書き込み要求
が発行されるが、このデータ書き込みはメモリコントロ
ーラによって禁止される。
【０００７】このため、１次キャッシュメモリおよび２
次キャッシュメモリ側と、メインメモリ側との間で書込
み状態の相違が生じ、データの一貫性が保証できなくな
る。２次キャッシュメモリを含まないシステムにおいて
は、このような事態はメモリコントローラによるスヌー
プ動作によって回避する事が可能である。しかし、この
スヌープ動作は、メインメモリに対するライトアドレス
の値が書込み保護の領域に属することが検出された時に
１次キャッシュ内の該当するデータを無効にするもので
あるので、２次キャッシュメモリを含むシステムでは効
果がない。
次キャッシュメモリ側と、メインメモリ側との間で書込
み状態の相違が生じ、データの一貫性が保証できなくな
る。２次キャッシュメモリを含まないシステムにおいて
は、このような事態はメモリコントローラによるスヌー
プ動作によって回避する事が可能である。しかし、この
スヌープ動作は、メインメモリに対するライトアドレス
の値が書込み保護の領域に属することが検出された時に
１次キャッシュ内の該当するデータを無効にするもので
あるので、２次キャッシュメモリを含むシステムでは効
果がない。
【０００８】なぜなら、ＣＰＵは１次キャッシュメモリ
へのデータ書き込みによってメモリライトサイクルを終
了してしまうため、スヌープ動作の実行前に１次キャッ
シュメモリ内の該当するデータがＣＰＵによって再びア
クセスされてしまう危険があるためである。
へのデータ書き込みによってメモリライトサイクルを終
了してしまうため、スヌープ動作の実行前に１次キャッ
シュメモリ内の該当するデータがＣＰＵによって再びア
クセスされてしまう危険があるためである。
【０００９】
【発明が解決しようとする課題】このように２次キャッ
シュメモリを持つシステムにおいては、ＣＰＵがメイン
メモリの書込み保護の領域にデータの書込み要求を出し
た時、１次キャッシュメモリは２次キャッシュメモリへ
の書込みを要求し、１次キャッシュメモリ、２次キャッ
シュメモリの内容が更新されるが、メインメモリ側はメ
モリ内のデータを更新しない。１次キャッシュメモリお
よび２次キャッシュメモリ側とメインメモリ側とで書込
み状態の相違が生じると、データの一貫性を保証できな
くなり、システム異常が発生する。
シュメモリを持つシステムにおいては、ＣＰＵがメイン
メモリの書込み保護の領域にデータの書込み要求を出し
た時、１次キャッシュメモリは２次キャッシュメモリへ
の書込みを要求し、１次キャッシュメモリ、２次キャッ
シュメモリの内容が更新されるが、メインメモリ側はメ
モリ内のデータを更新しない。１次キャッシュメモリお
よび２次キャッシュメモリ側とメインメモリ側とで書込
み状態の相違が生じると、データの一貫性を保証できな
くなり、システム異常が発生する。
【００１０】この発明はこのような点に鑑みてなされた
もので、２次キャッシュメモリ自体に書き込み保護機構
を持たせることによって比較的簡単な構成で、１次キャ
ッシュメモリおよび２次キャッシュメモリ側とメインメ
モリ側との間のデータの一貫性を保証できるようにし、
信頼性の高いキャッシュメモリサブシステムを提供する
ことを目的とする。
もので、２次キャッシュメモリ自体に書き込み保護機構
を持たせることによって比較的簡単な構成で、１次キャ
ッシュメモリおよび２次キャッシュメモリ側とメインメ
モリ側との間のデータの一貫性を保証できるようにし、
信頼性の高いキャッシュメモリサブシステムを提供する
ことを目的とする。
【００１１】
【課題を解決するための手段および作用】この発明によ
るキャッシュメモリサブシステムは、１次キャッシュメ
モリとメインメモリとの間に位置し、前記メインメモリ
上の情報をそれぞれ格納する複数のキャッシュラインを
有するデータメモリと、前記複数のキャッシュラインに
格納されている情報のメインメモリ上のメモリアドレス
をそれぞれ格納する複数のタグエントリを有するタグメ
モリとを備えた２次キャッシュメモリと、前記メインシ
ステムメモリ上の情報を前記２次キャッシュメモリのキ
ャッシュラインに書き込む時、その情報が前記メインシ
ステムメモリの書き込み保護領域に格納されている情報
であるか否かを示すライトプロテクトビットを、前記キ
ャッシュラインに対応するタグエントリに設定するライ
トプロテクトビット設定手段と、前記１次キャッシュメ
モリから前記２次キャッシュメモリに発行される書き込
み要求に応答して、その書き込み要求に含まれるライト
アドレスによって指定されるキャッシュラインに対応し
たタグエントリのライトプロテクトビットの値を調べ、
そのライトプロテクトビットが前記キャッシュラインの
情報が書き込み保護領域の情報であることを示す時、前
記１次キャッシュメモリに対して前記ライトアドレスに
対応する情報の無効化を指示する手段とを具備すること
を特徴とする。
るキャッシュメモリサブシステムは、１次キャッシュメ
モリとメインメモリとの間に位置し、前記メインメモリ
上の情報をそれぞれ格納する複数のキャッシュラインを
有するデータメモリと、前記複数のキャッシュラインに
格納されている情報のメインメモリ上のメモリアドレス
をそれぞれ格納する複数のタグエントリを有するタグメ
モリとを備えた２次キャッシュメモリと、前記メインシ
ステムメモリ上の情報を前記２次キャッシュメモリのキ
ャッシュラインに書き込む時、その情報が前記メインシ
ステムメモリの書き込み保護領域に格納されている情報
であるか否かを示すライトプロテクトビットを、前記キ
ャッシュラインに対応するタグエントリに設定するライ
トプロテクトビット設定手段と、前記１次キャッシュメ
モリから前記２次キャッシュメモリに発行される書き込
み要求に応答して、その書き込み要求に含まれるライト
アドレスによって指定されるキャッシュラインに対応し
たタグエントリのライトプロテクトビットの値を調べ、
そのライトプロテクトビットが前記キャッシュラインの
情報が書き込み保護領域の情報であることを示す時、前
記１次キャッシュメモリに対して前記ライトアドレスに
対応する情報の無効化を指示する手段とを具備すること
を特徴とする。
【００１２】このキャッシュメモリサブシステムにおい
ては、２次キャッシュメモリのタグエントリにライトプ
ロテクトビットが設定されており、１次キャッシュメモ
リから２次キャッシュメモリへの書き込み動作時にその
ライトプロテクトビットの内容が参照されて、書き込み
保護領域の情報に対する書き込みか否かが調べられる。
書き込み保護領域の情報に対する書き込みであれば、１
次キャッシュメモリの該当する情報が無効化される。
ては、２次キャッシュメモリのタグエントリにライトプ
ロテクトビットが設定されており、１次キャッシュメモ
リから２次キャッシュメモリへの書き込み動作時にその
ライトプロテクトビットの内容が参照されて、書き込み
保護領域の情報に対する書き込みか否かが調べられる。
書き込み保護領域の情報に対する書き込みであれば、１
次キャッシュメモリの該当する情報が無効化される。
【００１３】したがって、２次キャッシュメモリ自体に
よって書き込み保護機構が実現され、比較的簡単な構成
で、１次キャッシュメモリおよび２次キャッシュメモリ
側と、メインメモリ側との間のデータの一貫性を保証で
きるようになる。
よって書き込み保護機構が実現され、比較的簡単な構成
で、１次キャッシュメモリおよび２次キャッシュメモリ
側と、メインメモリ側との間のデータの一貫性を保証で
きるようになる。
【００１４】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係るキャッシ
ュメモリサブシステムを採用したパーソナルコンピュー
タのシステム構成が示されている。
明する。図１には、この発明の一実施例に係るキャッシ
ュメモリサブシステムを採用したパーソナルコンピュー
タのシステム構成が示されている。
【００１５】このシステムには、ＣＰＵ１１、１次キャ
ッシュメモリ（Ｌ１キャッシュ）１２、２次キャッシュ
メモリ（Ｌ２キャッシュ）１３、システムコントローラ
１４、メインメモリ１５、システムＲＯＭ１６、各種Ｉ
／Ｏを構成するバスマスタ１７，１８を備えている。
ッシュメモリ（Ｌ１キャッシュ）１２、２次キャッシュ
メモリ（Ｌ２キャッシュ）１３、システムコントローラ
１４、メインメモリ１５、システムＲＯＭ１６、各種Ｉ
／Ｏを構成するバスマスタ１７，１８を備えている。
【００１６】Ｌ１キャッシュ１２はＣＰＵ１１に内蔵さ
れており、そのＣＰＵ１１によって最も頻繁にアクセス
されるメインメモリ１５上のコードおよびデータを格納
する。Ｌ２キャッシュ１３は、ＣＰＵローカルバス１９
とシステムバス２０との間、すなわちＬ１キャッシュ１
２とメインメモリ１５との間に位置しており、Ｌ１キャ
ッシュ１２よりも大きなデータ記憶サイズを有する。こ
のＬ２キャッシュ１３には、Ｌ１キャッシュ１２に保持
されている全てのコードおよびデータの他、Ｌ１キャッ
シュ１２に保持できなかったコードおよびデータも格納
できる。これらＬ１キャッシュ１２およびＬ２キャッシ
ュ１３は、それぞれライトスルーキャッシュである。
れており、そのＣＰＵ１１によって最も頻繁にアクセス
されるメインメモリ１５上のコードおよびデータを格納
する。Ｌ２キャッシュ１３は、ＣＰＵローカルバス１９
とシステムバス２０との間、すなわちＬ１キャッシュ１
２とメインメモリ１５との間に位置しており、Ｌ１キャ
ッシュ１２よりも大きなデータ記憶サイズを有する。こ
のＬ２キャッシュ１３には、Ｌ１キャッシュ１２に保持
されている全てのコードおよびデータの他、Ｌ１キャッ
シュ１２に保持できなかったコードおよびデータも格納
できる。これらＬ１キャッシュ１２およびＬ２キャッシ
ュ１３は、それぞれライトスルーキャッシュである。
【００１７】Ｌ２キャッシュ１３は、図示のように、コ
ードおよびデータをそれぞれ格納するための複数のキャ
ッシュラインを含むデータメモリ１３１と、それらキャ
ッシュラインにそれぞれ対応する複数のタグエントリを
含むタグメモリ１３２を備えている。各タグエントリに
は、タグアドレス、バリッドビットＶ、ライトプロテク
トビットＷＰが設定されている。
ードおよびデータをそれぞれ格納するための複数のキャ
ッシュラインを含むデータメモリ１３１と、それらキャ
ッシュラインにそれぞれ対応する複数のタグエントリを
含むタグメモリ１３２を備えている。各タグエントリに
は、タグアドレス、バリッドビットＶ、ライトプロテク
トビットＷＰが設定されている。
【００１８】タグアドレスは、そのタグエントリに対応
するキャッシュラインに格納されている情報のメインメ
モリ１５上のアドレスの上位ビット部の値を示す。バリ
ッドビットＶは、同じく対応するキャッシュラインに格
納されている情報が有効か否かを示す。これらタグアド
レスおよびバリッドビットＶの値は、キャッシュヒット
／キャッシュミスの判定に利用される。
するキャッシュラインに格納されている情報のメインメ
モリ１５上のアドレスの上位ビット部の値を示す。バリ
ッドビットＶは、同じく対応するキャッシュラインに格
納されている情報が有効か否かを示す。これらタグアド
レスおよびバリッドビットＶの値は、キャッシュヒット
／キャッシュミスの判定に利用される。
【００１９】ライトプロテクトビットＷＰは、そのタグ
エントリに対応するキャッシュラインに格納されている
情報がメインメモリ１５の書き込み保護領域（ＷＰ領
域）１５１に属するものであるか否かを示す。このライ
トプロテクトビットＷＰは、Ｌ１キャッシュ１２の無効
化を行うために利用される。
エントリに対応するキャッシュラインに格納されている
情報がメインメモリ１５の書き込み保護領域（ＷＰ領
域）１５１に属するものであるか否かを示す。このライ
トプロテクトビットＷＰは、Ｌ１キャッシュ１２の無効
化を行うために利用される。
【００２０】システムコントローラは、このシステム内
のメモリおよびＩ／Ｏを制御する。このシステムコント
ローラ１４は、メインメモリ１５のアドレス空間を所定
のメモリサイズ単位で複数のエリアに分割し、エリア毎
にその属性（キャッシュ可能領域か否か、書き込み保護
領域か否かなど）を管理している。メインメモリ１５上
の書き込み保護領域（ＷＰ領域）１５１からＬ２キャッ
シュ１３に情報を転送する場合には、システムコントロ
ーラ１４は、その情報が書き込み保護領域（ＷＰ領域）
１５１に属するものであることを示すライトプロテクト
セット信号をＬ２キャッシュ１３に出力する。
のメモリおよびＩ／Ｏを制御する。このシステムコント
ローラ１４は、メインメモリ１５のアドレス空間を所定
のメモリサイズ単位で複数のエリアに分割し、エリア毎
にその属性（キャッシュ可能領域か否か、書き込み保護
領域か否かなど）を管理している。メインメモリ１５上
の書き込み保護領域（ＷＰ領域）１５１からＬ２キャッ
シュ１３に情報を転送する場合には、システムコントロ
ーラ１４は、その情報が書き込み保護領域（ＷＰ領域）
１５１に属するものであることを示すライトプロテクト
セット信号をＬ２キャッシュ１３に出力する。
【００２１】メインメモリ１５の書き込み保護領域（Ｗ
Ｐ領域）１５１には、例えば、システムＲＯＭ１６に格
納されたブートアッププログラムやハードウェア制御プ
ログラムのコピーが格納されている。システムＲＯＭ１
６から書き込み保護領域（ＷＰ領域）１５１へのコピー
は、このシステムのパーオン時などに実行される。
Ｐ領域）１５１には、例えば、システムＲＯＭ１６に格
納されたブートアッププログラムやハードウェア制御プ
ログラムのコピーが格納されている。システムＲＯＭ１
６から書き込み保護領域（ＷＰ領域）１５１へのコピー
は、このシステムのパーオン時などに実行される。
【００２２】図２には、Ｌ２キャッシュ１３の具体的な
ハードウェア構成が示されている。Ｌ２キャッシュ１３
は、前述のデータメモリ１３１およびタグメモリ１３２
に加え、図示のように、アドレス制御回路１３３、ヒッ
ト検出回路１３４、およびＬ２キャッシュ制御回路１３
５を備えている。
ハードウェア構成が示されている。Ｌ２キャッシュ１３
は、前述のデータメモリ１３１およびタグメモリ１３２
に加え、図示のように、アドレス制御回路１３３、ヒッ
ト検出回路１３４、およびＬ２キャッシュ制御回路１３
５を備えている。
【００２３】アドレス制御回路１３３は、Ｌ１キャッシ
ュ側、またはメインメモリ側からのアドレス（ＰＡ３１
−２、またはＳＡ３１−２）をラッチし、そのラッチ出
力である内部アドレスＬＰＡ３１−２をデータメモリ１
３１およびタグメモリ１３２のアクセスに利用する。
ュ側、またはメインメモリ側からのアドレス（ＰＡ３１
−２、またはＳＡ３１−２）をラッチし、そのラッチ出
力である内部アドレスＬＰＡ３１−２をデータメモリ１
３１およびタグメモリ１３２のアクセスに利用する。
【００２４】ヒット検出回路１３４は、内部アドレスＬ
ＰＡ３１−２の上位ビット部とタグメモリ１３２から読
み出されるタグアドレスとを比較し、その比較結果およ
びバリッドビットＶの値に基づいて、キャッシュヒット
／キャッシュミスを判定する。
ＰＡ３１−２の上位ビット部とタグメモリ１３２から読
み出されるタグアドレスとを比較し、その比較結果およ
びバリッドビットＶの値に基づいて、キャッシュヒット
／キャッシュミスを判定する。
【００２５】Ｌ２キャシュ制御回路１３５は、このＬ２
キャッシュ１３全体を制御するものであり、Ｌ１キャッ
シュ１２からのライトアドレスに応じてデータメモリ１
３１にデータを書き込む場合において、ヒット検出回路
１３４を介してタグメモリ１３２から読み出されたライ
トプロテクトビットＷＰが“１”の時は、Ｌ１キャッシ
ュ１２に対してそのライトアドレスを無効にするための
サイクルを実行する。また、この時は、データメモリ１
３１へのデータ書き込み、およびメインメモリ１５に対
するデータ書き込み要求は行わない。
キャッシュ１３全体を制御するものであり、Ｌ１キャッ
シュ１２からのライトアドレスに応じてデータメモリ１
３１にデータを書き込む場合において、ヒット検出回路
１３４を介してタグメモリ１３２から読み出されたライ
トプロテクトビットＷＰが“１”の時は、Ｌ１キャッシ
ュ１２に対してそのライトアドレスを無効にするための
サイクルを実行する。また、この時は、データメモリ１
３１へのデータ書き込み、およびメインメモリ１５に対
するデータ書き込み要求は行わない。
【００２６】次に、図３乃至図５のタイミングチャート
を参照して、Ｌ２キャシュ制御回路１３５の動作を説明
する。このタイミングチャートにおいて、ＰＡＤＳ＃、
ＰＡ、ＰＢＲＤＹ＃、ＰＲＤＹ＃、ＰＤ、ＰＥＡＤＳ
＃、ＰＷ／Ｒ＃はＣＰＵ１１側、つまりＣＰＵローカル
バス１９のバスサイクルを規定する信号であり、それぞ
れアドレストローブ信号、アドレス、バーストレディー
信号、レディー信号、データ、Ｌ１キャッシュ無効化サ
イクルを引き起こすための信号、リード／ライトサイク
ルを指示する信号である。これらは、例えばインテル社
のｉ４８６マイクロプロセッサの信号群と同義である。
を参照して、Ｌ２キャシュ制御回路１３５の動作を説明
する。このタイミングチャートにおいて、ＰＡＤＳ＃、
ＰＡ、ＰＢＲＤＹ＃、ＰＲＤＹ＃、ＰＤ、ＰＥＡＤＳ
＃、ＰＷ／Ｒ＃はＣＰＵ１１側、つまりＣＰＵローカル
バス１９のバスサイクルを規定する信号であり、それぞ
れアドレストローブ信号、アドレス、バーストレディー
信号、レディー信号、データ、Ｌ１キャッシュ無効化サ
イクルを引き起こすための信号、リード／ライトサイク
ルを指示する信号である。これらは、例えばインテル社
のｉ４８６マイクロプロセッサの信号群と同義である。
【００２７】また、ＬＰＡ、ＨＩＴ、ＷＰ ＳＥＴ、Ｃ
ＡＳＨ ＷＥ＃はＬ２キャシュ１３の内部信号であり、
それぞれラッチアドレス、キャッシュヒット／ミスヒッ
トを示す信号、“１”のライトプロテクトビットＷＰを
設定を指示するライトプロテクトビット設定信号、デー
タメモリ１３１への書き込み許可信号である。ＳＡＤＳ
＃、ＳＡ、ＳＢＲＤＹ＃、ＳＲＤＹ＃、ＳＤ、ＳＷ／Ｒ
＃はメインメモリ１５側、つまりシステムバス２０のバ
スサイクルを規定する信号であり、それぞれアドレスト
ローブ信号、アドレス、バーストレディー信号、レディ
ー信号、データ、リード／ライトサイクルを指示する信
号である。
ＡＳＨ ＷＥ＃はＬ２キャシュ１３の内部信号であり、
それぞれラッチアドレス、キャッシュヒット／ミスヒッ
トを示す信号、“１”のライトプロテクトビットＷＰを
設定を指示するライトプロテクトビット設定信号、デー
タメモリ１３１への書き込み許可信号である。ＳＡＤＳ
＃、ＳＡ、ＳＢＲＤＹ＃、ＳＲＤＹ＃、ＳＤ、ＳＷ／Ｒ
＃はメインメモリ１５側、つまりシステムバス２０のバ
スサイクルを規定する信号であり、それぞれアドレスト
ローブ信号、アドレス、バーストレディー信号、レディ
ー信号、データ、リード／ライトサイクルを指示する信
号である。
【００２８】なお、＃は、それに対応する信号がローア
クディブであることを示している。また、各信号名の先
頭の記号Ｐはプロセッサバス１９上の信号であることを
示し、ＬはＬ２キャシュ１３内でラッチされた信号を示
し、さらにＳはシステムバス２０上の信号であることを
示している。
クディブであることを示している。また、各信号名の先
頭の記号Ｐはプロセッサバス１９上の信号であることを
示し、ＬはＬ２キャシュ１３内でラッチされた信号を示
し、さらにＳはシステムバス２０上の信号であることを
示している。
【００２９】まず、図３を参照して、タグメモリ１３２
にライトプロテクトビットＷＰを設定する動作について
説明する。例えば、ＣＰＵ１１がデータ読み出しを要求
し、それがＬ１キャッシュ１２に存在しない場合には、
Ｌ１キャッシュ１２からＬ２キャッシュ１３に対するデ
ータ読み出し要求が例えばバーストサイクルによって行
われる。この時、Ｌ１キャッシュ１２からのアドレス
（ＰＡ３１−２）が２次キャッシュメモリ１３に入力さ
れ、そのアドレス（ＰＡ３１−２）の下位ビット部によ
って指定されるタグエントリの内容がヒット検出回路１
３４に送られて、そこでキャッシュヒット／キャッシュ
ミスが判定される。
にライトプロテクトビットＷＰを設定する動作について
説明する。例えば、ＣＰＵ１１がデータ読み出しを要求
し、それがＬ１キャッシュ１２に存在しない場合には、
Ｌ１キャッシュ１２からＬ２キャッシュ１３に対するデ
ータ読み出し要求が例えばバーストサイクルによって行
われる。この時、Ｌ１キャッシュ１２からのアドレス
（ＰＡ３１−２）が２次キャッシュメモリ１３に入力さ
れ、そのアドレス（ＰＡ３１−２）の下位ビット部によ
って指定されるタグエントリの内容がヒット検出回路１
３４に送られて、そこでキャッシュヒット／キャッシュ
ミスが判定される。
【００３０】キャッシュミスならば、Ｌ２キャッシュ制
御回路１３５は、Ｌ２キャッシュ１３のラインリフィル
のために、メインメモリ側に対するメモリリードのため
のバスサイクルを開始する。このバスサイクルもバース
トモードによって実行され、メインメモリ１５の連続番
地（Ａ０，Ａ１，Ａ２，Ａ３）に格納された１キャッシ
ュライン分のデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が連続
的にメインメモリ１５から読み出され、それがデータメ
モリ１３１のキャッシュラインに格納されると共に、Ｃ
ＰＵ１１に転送される。また、このラインリフィル中
に、そのキャッシュラインに対応するタグエントリの内
容も更新され、“１”または“０”のライトプロテクト
ビットＷＰがセットされる。
御回路１３５は、Ｌ２キャッシュ１３のラインリフィル
のために、メインメモリ側に対するメモリリードのため
のバスサイクルを開始する。このバスサイクルもバース
トモードによって実行され、メインメモリ１５の連続番
地（Ａ０，Ａ１，Ａ２，Ａ３）に格納された１キャッシ
ュライン分のデータ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）が連続
的にメインメモリ１５から読み出され、それがデータメ
モリ１３１のキャッシュラインに格納されると共に、Ｃ
ＰＵ１１に転送される。また、このラインリフィル中
に、そのキャッシュラインに対応するタグエントリの内
容も更新され、“１”または“０”のライトプロテクト
ビットＷＰがセットされる。
【００３１】すなわち、バス２０上に出力されるリード
アドレス値はシステムコントローラ１４によって監視さ
れており、もしメインメモリ１５に供給されるバス２０
上のアドレスで指定されるデータ（ラインフィルされる
データ）が書き込み保護領域１５１に属するデータであ
れば、“１”のライトプロテクトセット信号ＷＰ ＳＥ
Ｔがシステムコントローラ１４からＬ２キャッシュ１３
に送られ、これによって“１”のライトプロテクトビッ
トＷＰがタグエントリにセットされる。
アドレス値はシステムコントローラ１４によって監視さ
れており、もしメインメモリ１５に供給されるバス２０
上のアドレスで指定されるデータ（ラインフィルされる
データ）が書き込み保護領域１５１に属するデータであ
れば、“１”のライトプロテクトセット信号ＷＰ ＳＥ
Ｔがシステムコントローラ１４からＬ２キャッシュ１３
に送られ、これによって“１”のライトプロテクトビッ
トＷＰがタグエントリにセットされる。
【００３２】次に、図４を参照して、書き込み保護領域
１５１以外のアドレス空間に対するデータ書き込み動作
を説明する。ＣＰＵ１１がデータ書き込みを要求する
と、それがＬ１キャッシュ１２に存在するか否かに関わ
らず、Ｌ１キャッシュ１２からＬ２キャッシュ１３にデ
ータ書き込み要求が発行される。この時、Ｌ１キャッシ
ュ１２からのライトアドレス（ＰＡ３１−２）が２次キ
ャッシュメモリ１３に入力され、そのアドレス（ＰＡ３
１−２）の下位ビット部によって指定されるタグエント
リの内容がヒット検出回路１３４に送られて、そこでキ
ャッシュヒット／キャッシュミスが判定される。
１５１以外のアドレス空間に対するデータ書き込み動作
を説明する。ＣＰＵ１１がデータ書き込みを要求する
と、それがＬ１キャッシュ１２に存在するか否かに関わ
らず、Ｌ１キャッシュ１２からＬ２キャッシュ１３にデ
ータ書き込み要求が発行される。この時、Ｌ１キャッシ
ュ１２からのライトアドレス（ＰＡ３１−２）が２次キ
ャッシュメモリ１３に入力され、そのアドレス（ＰＡ３
１−２）の下位ビット部によって指定されるタグエント
リの内容がヒット検出回路１３４に送られて、そこでキ
ャッシュヒット／キャッシュミスが判定される。
【００３３】もし、キャッシュヒットで、且つライトプ
ロテクトビットＷＰが“０”であれば、Ｌ２キャッシュ
制御回路１３５は、データメモリ１３１に書き込み許可
信号ＷＥ＃を供給して、Ｌ１キャッシュ１２から書込み
要求のあったデータをデータメモリ１３１の該当するキ
ャッシュラインに書き込む。そして、Ｌ２キャッシュ制
御回路１３５は、レディー信号ＰＲＤＹ＃によってＣＰ
Ｕ１１のバスサイクルを終結させた後、Ｌ１キャッシュ
１２から書込み要求のあったデータをメインメモリ１５
に書き込むためのバスサイクルを実行する。
ロテクトビットＷＰが“０”であれば、Ｌ２キャッシュ
制御回路１３５は、データメモリ１３１に書き込み許可
信号ＷＥ＃を供給して、Ｌ１キャッシュ１２から書込み
要求のあったデータをデータメモリ１３１の該当するキ
ャッシュラインに書き込む。そして、Ｌ２キャッシュ制
御回路１３５は、レディー信号ＰＲＤＹ＃によってＣＰ
Ｕ１１のバスサイクルを終結させた後、Ｌ１キャッシュ
１２から書込み要求のあったデータをメインメモリ１５
に書き込むためのバスサイクルを実行する。
【００３４】次に、図５を参照して、書き込み保護領域
１５１に対するデータ書き込みが要求された場合の動作
を説明する。ＣＰＵ１１がデータ書き込みを要求する
と、それがＬ１キャッシュ１２に存在するか否かに関わ
らず、Ｌ１キャッシュ１２からＬ２キャッシュ１３にデ
ータ書き込み要求が発行される。この時、Ｌ１キャッシ
ュ１２からのアドレス（ＰＡ３１−２）がＬ２キャッシ
ュ１３に入力され、そのアドレス（ＰＡ３１−２）の下
位ビット部によって指定されるタグエントリの内容がヒ
ット検出回路１３４に送られて、そこでキャッシュヒッ
ト／キャッシュミスが判定される。
１５１に対するデータ書き込みが要求された場合の動作
を説明する。ＣＰＵ１１がデータ書き込みを要求する
と、それがＬ１キャッシュ１２に存在するか否かに関わ
らず、Ｌ１キャッシュ１２からＬ２キャッシュ１３にデ
ータ書き込み要求が発行される。この時、Ｌ１キャッシ
ュ１２からのアドレス（ＰＡ３１−２）がＬ２キャッシ
ュ１３に入力され、そのアドレス（ＰＡ３１−２）の下
位ビット部によって指定されるタグエントリの内容がヒ
ット検出回路１３４に送られて、そこでキャッシュヒッ
ト／キャッシュミスが判定される。
【００３５】キャッシュヒットであれば、ライトプロテ
クトビットＷＰの値が“１”か否かがＬ２キャッシュ制
御回路１３５によって調べられる。ライトプロテクトビ
ットＷＰの値が“１”であれば、Ｌ１キャッシュ１２か
らのライトアドレスによって指定されるデータを無効化
するための信号（ＥＡＤＳ＃）がＣＰＵ１１に供給さ
れ、またアドレス制御回路１３３によってアドレスがＬ
１キャッシュ１２に送り返される。ＥＡＤＳ＃を受信し
たＣＰＵ１１は、その時のアドレスで指定されるＬ１キ
ャッュ１２のデータを無効化するためのサイクルを実行
する。
クトビットＷＰの値が“１”か否かがＬ２キャッシュ制
御回路１３５によって調べられる。ライトプロテクトビ
ットＷＰの値が“１”であれば、Ｌ１キャッシュ１２か
らのライトアドレスによって指定されるデータを無効化
するための信号（ＥＡＤＳ＃）がＣＰＵ１１に供給さ
れ、またアドレス制御回路１３３によってアドレスがＬ
１キャッシュ１２に送り返される。ＥＡＤＳ＃を受信し
たＣＰＵ１１は、その時のアドレスで指定されるＬ１キ
ャッュ１２のデータを無効化するためのサイクルを実行
する。
【００３６】また、Ｌ２キャッシュ制御回路１３５は、
データメモリ１３１に書き込み許可信号ＷＥ＃を出力せ
ず、またメインメモリ１５に対するライトアクセスサイ
クルも実行しない。これにより、Ｌ１キャッシュ１２よ
り入力されるデータをＬ２キャッシュ１３に書込まず、
またメインメモリ１５への書込みも禁止することができ
る。
データメモリ１３１に書き込み許可信号ＷＥ＃を出力せ
ず、またメインメモリ１５に対するライトアクセスサイ
クルも実行しない。これにより、Ｌ１キャッシュ１２よ
り入力されるデータをＬ２キャッシュ１３に書込まず、
またメインメモリ１５への書込みも禁止することができ
る。
【００３７】
【発明の効果】以上のように、この発明によれば、２次
キャッシュメモリのタグエントリにライトプロテクトビ
ットを設定することによって２次キャッシュメモリ自体
に書き込み保護機構を持たせることができるので、比較
的簡単な構成で、１次キャッシュメモリおよび２次キャ
ッシュメモリ側とメインメモリ側との間のデータの一貫
性を保証できる。したがって、信頼性の高いキャッシュ
メモリサブシステムを実現することができる。
キャッシュメモリのタグエントリにライトプロテクトビ
ットを設定することによって２次キャッシュメモリ自体
に書き込み保護機構を持たせることができるので、比較
的簡単な構成で、１次キャッシュメモリおよび２次キャ
ッシュメモリ側とメインメモリ側との間のデータの一貫
性を保証できる。したがって、信頼性の高いキャッシュ
メモリサブシステムを実現することができる。
【図１】この発明の一実施例に係るキャッシュメモリサ
ブシステムを採用したコンピュータシステム全体の構成
を示すブロック図。
ブシステムを採用したコンピュータシステム全体の構成
を示すブロック図。
【図２】図１のシステムに設けられた２次キャッシュメ
モリのハードウェア構成を示すブロック図。
モリのハードウェア構成を示すブロック図。
【図３】図２の２次キャッシュメモリにライトプロテク
トビットを設定する動作を説明するタイミングチャー
ト。
トビットを設定する動作を説明するタイミングチャー
ト。
【図４】図２の２次キャッシュメモリにライトプロテク
トビットが設定されていない場合における２次キャッシ
ュメモリへのデータ書き込み動作を説明するタイミング
チャート。
トビットが設定されていない場合における２次キャッシ
ュメモリへのデータ書き込み動作を説明するタイミング
チャート。
【図５】図２の２次キャッシュメモリにライトプロテク
トビットが設定されている場合における２次キャッシュ
メモリへのデータ書き込み動作を説明するタイミングチ
ャート。
トビットが設定されている場合における２次キャッシュ
メモリへのデータ書き込み動作を説明するタイミングチ
ャート。
１１…ＣＰＵ、１２…１次キャッシュメモリ、１３…２
次キャッシュメモリ、１４…システムコントローラ、１
５…メインメモリ、１３１…データメモリ、１３２…タ
グメモリ、１３３…アドレス制御回路、１３４…ヒット
検出回路、１３５…Ｌ２キャッシュ制御回路、ＷＰ…ラ
イトプロテクトビット。
次キャッシュメモリ、１４…システムコントローラ、１
５…メインメモリ、１３１…データメモリ、１３２…タ
グメモリ、１３３…アドレス制御回路、１３４…ヒット
検出回路、１３５…Ｌ２キャッシュ制御回路、ＷＰ…ラ
イトプロテクトビット。
Claims (3)
- 【請求項１】 １次キャッシュメモリとメインメモリと
の間に位置し、前記メインメモリ上の情報をそれぞれ格
納する複数のキャッシュラインを有するデータメモリ
と、前記複数のキャッシュラインに格納されている情報
のメインメモリ上のメモリアドレスをそれぞれ格納する
複数のタグエントリを有するタグメモリとを備えた２次
キャッシュメモリと、 前記メインシステムメモリ上の情報を前記２次キャッシ
ュメモリのキャッシュラインに書き込む時、その情報が
前記メインシステムメモリの書き込み保護領域に格納さ
れている情報であるか否かを示すライトプロテクトビッ
トを、前記キャッシュラインに対応するタグエントリに
設定するライトプロテクトビット設定手段と、 前記１次キャッシュメモリから前記２次キャッシュメモ
リに発行される書き込み要求に応答して、その書き込み
要求に含まれるライトアドレスによって指定されるキャ
ッシュラインに対応したタグエントリのライトプロテク
トビットの値を調べ、そのライトプロテクトビットが前
記キャッシュラインの情報が書き込み保護領域の情報で
あることを示す時、前記１次キャッシュメモリに対して
前記ライトアドレスに対応する情報の無効化を指示する
手段とを具備することを特徴とするキャッシュメモリサ
ブシステム。 - 【請求項２】 前記１次キャッシュメモリから前記２次
キャッシュメモリに発行される書き込み要求に応答し
て、その書き込み要求に含まれるライトアドレスによっ
て指定されるキャッシュラインに対応したタグエントリ
に格納されているメモリアドレスの値と前記ライトアド
レスの値とに基づいて前記２次キャッシュメモリのキャ
ッシュヒット／キャッシュミスを検出するヒット検出手
段と、 このヒット検出手段によってキャッシュヒットが検出さ
れた時、前記１次キャッシュメモリからの情報を前記２
次キャッシュメモリに書き込むためのキャッシュ書き込
み動作、および前記１次キャッシュメモリからの情報を
前記メインメモリに書き込むためのメモリ書き込み動作
を実行する書き込み手段とをさらに具備し、 前記無効化を指示する手段は、 前記ライトプロテクトビットが、それに対応するキャッ
シュラインの情報が書き込み保護情報であることを示す
時、前記書き込み手段がキャッシュ書き込み動作および
メモリ書き込み動作を実行することを禁止することを特
徴とする請求項１記載のキャッシュメモリサブシステ
ム。 - 【請求項３】 １次キャッシュメモリとメインメモリと
の間に位置し、前記メインメモリ上の情報をそれぞれ格
納する複数のキャッシュラインを有するデータメモリ
と、前記複数のキャッシュラインに格納されている情報
のメインメモリ上のメモリアドレスをそれぞれ格納する
複数のタグエントリを有するタグメモリとを備えた２次
キャッシュメモリと、 前記メインメモリから前記２次キャッシュメモリのキャ
ッシュラインに情報を読み込むために前記２次キャッシ
ュメモリから出力されるリードアドレスの値を監視し、
そのリードアドレスの値によって指定された前記メイン
メモリ上の情報がそのメインメモリの書き込み保護領域
に格納されている情報である時、ライトプロテクトビッ
ト設定信号を発生する監視手段と、 前記メインメモリから読み込んだ情報を前記２次キャッ
シュメモリのキャッシュラインに書き込む時、前記ライ
トプロテクトビット設定信号に従って、その情報が前記
メインシステムメモリの書き込み保護領域に格納されて
いる情報であるか否かを示すライトプロテクトビット
を、前記キャッシュラインに対応するタグエントリに設
定するライトプロテクトビット設定手段と、 前記１次キャッシュメモリから前記２次キャッシュメモ
リに発行される書き込み要求に応答して、その書き込み
要求に含まれるライトアドレスによって指定されるキャ
ッシュラインに対応したタグエントリのライトプロテク
トビットの値を調べ、そのライトプロテクトビットが前
記キャッシュラインの情報が書き込み保護領域の情報で
あることを示す時、前記１次キャッシュメモリに対して
前記ライトアドレスに対応する情報の無効化を指示する
手段とを具備することを特徴とするキャッシュメモリサ
ブシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245255A JPH08110873A (ja) | 1994-10-11 | 1994-10-11 | キャッシュメモリサブシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245255A JPH08110873A (ja) | 1994-10-11 | 1994-10-11 | キャッシュメモリサブシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08110873A true JPH08110873A (ja) | 1996-04-30 |
Family
ID=17130964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6245255A Pending JPH08110873A (ja) | 1994-10-11 | 1994-10-11 | キャッシュメモリサブシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08110873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293494A (ja) * | 2007-05-22 | 2008-12-04 | Arm Ltd | キャッシュメモリの中の制御データの修正 |
| WO2019167360A1 (ja) * | 2018-02-28 | 2019-09-06 | ソニー株式会社 | メモリ管理システム及びメモリ管理方法、並びに情報処理装置 |
-
1994
- 1994-10-11 JP JP6245255A patent/JPH08110873A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008293494A (ja) * | 2007-05-22 | 2008-12-04 | Arm Ltd | キャッシュメモリの中の制御データの修正 |
| WO2019167360A1 (ja) * | 2018-02-28 | 2019-09-06 | ソニー株式会社 | メモリ管理システム及びメモリ管理方法、並びに情報処理装置 |
| JPWO2019167360A1 (ja) * | 2018-02-28 | 2021-02-12 | ソニー株式会社 | メモリ管理システム及びメモリ管理方法、並びに情報処理装置 |
| US11392496B2 (en) | 2018-02-28 | 2022-07-19 | Sony Corporation | Memory management system, memory management method, and information processing apparatus with reduced power consumption |
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