JPH03189844A

JPH03189844A - 情報処理装置

Info

Publication number: JPH03189844A
Application number: JP1330348A
Authority: JP
Inventors: Yasushi Tanzawa; 丹澤　靖; Takumi Kishino; 岸野　琢巳
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-20
Filing date: 1989-12-20
Publication date: 1991-08-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果〔概要］キャッシュメモリが設けられた情報処理装置に関し、ＣＰＵのアクセスをより高速化させることが可能となる
情報処理装置の提供を目的とし、コード領域とデータ領
域を有する主メモリと、主メモリをアクセスするＣＰＵ
と、主メモリのコード領域のみを保持するキャッシュメ
モリと、主メモリをアクセスするＩ１０制御装置と、主
メモリのコード領域をＩ１０制御装置がライトモードで
アクセスしたときにフラグをセットする手段と、前記フ
ラグがセットされたときにキャッシュメモリの内容を無
効化処理して該フラグをリセットする手段と、を備えた
。

［産業上の利用分野］本発明は、キャッシュメモリが設けられた情報処理装置
に間する。

情報処置装置では、主メモリのアクセス速度を高めるた
めにキャッシュメモリが設けられる。

［従来の技術］第４図において、主メモリ１０にＣＰＵ１２゜Ｉ１０制
御装置１６がバス２４を介して接続されており、ＣＰＵ
Ｉ２と主メモリ１０間には小容量であるもののアクセス
速度が高速となるキャッシュメモリ１４が設けられてい
る。

そして、ＣＰＵ　１２が主メモリ１０をリードアクセス
する場合で、そのアクセス対象の内容がキャッシュメモ
リ１４に存在しないときには（キャッシュミスヒツト）
、この内容が主メモリ１０からＣＰＵ１２へ与えらえる
とともに、キャッシュ制御部２０によりキャッシュメモ
リ１４へ複写される。

また、ＣＰＵ１２が主メモリ１０をリードアクセスする
場合で、そのアクセス対象の内容がキャッシュメモリ１
４に存在していたときには（キャツシュヒツト）、主メ
モリ１０が実際にリードアクセスされず、これに代えて
キャッシュメモリ１４がリードアクセスされる。

このように、主メモリ１０に代えてキャッシュメモリ１
４がＣＰＵ１２によりアクセスされるので、キャッシュ
メモリ１４の内容を主メモリ１０の内容と一致させるこ
とが必要となる。

そこで、ｒ１０＃ＨＨ装置１６からキャッシュメモリ１
４の内容を変更させるライトモードのアクセスが主メモ
リ１０に対して行われた場合には、キャッシュメモリ制
御部２０によりキャッシュメモリ１４の該当内容に対し
て無効化（インバリチージョン）の処理が行われる。

無効化されると該当内容はキャッシュミスヒツトとなり
、主メモリより新しい内容が複写される。

［発明が解決しようとする課Ｈ］Ｉ１０制御装置１６からキャッシュメモリ１４の内容を
無効化させるライトモードのアクセスが頻繁に行われる
場合、無効化の処理中はＣＰＵ　１２がキャッシュメモ
リＩ４を利用できないので、ＣＰＵ１２のメモリアクセ
スに要する・時開が増大し、その結果、システムの処理
速度が低下する。

本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、ＣＰＵのアクセスをより高速化させること
が可能となる情報処理装置を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明に係る装置は第１図
のように構成されている。

同図の主メモリ】０はコード領域とデータ領域を有し、
ＣＰＵ１２とＩ１０制御装置１６とによりアクセスされ
る。

そして、キャッシュメモリ１４では主メモリのコード領
域のみが保持される。

また、主メモリ１０のコード領域がＩ１０制御装置１６
からライトモードでアクセスされたときに、手段１８に
よりフラグがセットされる。

このフラグがセットされたときに手段２０によりキャッ
シュメモリの内容が無効化処理され、該フラグがリセッ
トされる。

［作用］一般に、ＣＰＵ　１２側によるメモリアクセスの大部分
は主メモリ１０のコード領域に対するリードアクセスで
占められる。

また、Ｉ１０制御装置１６側によるライトアクセスの大
部分は主メモリ１０にデータ領域に対して行われ、コー
ド領域に対するライトアクセスはプログラムのローディ
ングなどが行われる場合に限られる。

本発明では、主メモ’Ｊ　１０のコード領域に対するＩ
１０制御装置１Ｇによるライトモードのアクセスが行わ
れる際にフラグがセットされ、そのフラグがセットされ
ることによりキャッシュメモリ１４の内容を無効化され
る。

このため、通常の使用状態においては、キャッシュメモ
リ１４の内容が無効化されることはない。

［実施例コ以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。

第２図において、Ｉ１０制御装置１６にはディスクｖ装
置２２が接続されており、このＩ１０制御Ｒｆｆｉ１６
及びＣＰＵ１２の側がら主メモリ１ｏがバス２４を介し
てアクセスされる。

主メモリ１０はコード領域とデータ領域とに分けられて
おり、コード領域にはプログラムなどのコードが、デー
タ領域にはプログラムで利用されるデータが各々格納さ
れる。

キャッシュ制御部２０では、主メモリ１ｏに対するアク
セスがコード領域に対するものであるかデータ領域に対
するものであるかが識別され、そのアクセスモードも判
別される。

そして、ＣＰＵ１２が主メモリ１ｏに対してリードアク
セスを行う場合で、そのアクセスがコード領域に対する
ものであるときには、キャッシュメモリ１４にそのアク
セス対象の内容が存在してるか否かがチエツクされる。

このときにアクセス対象の内容がキャッシュメモリ１４
で存在しなかった場合、その内容が主メモリ１４のコー
ド領域からＣＰＵ１２へ与えられ、また、キャッシュメ
モリ１４に複写される。

そして、ＣＰＵ　１２が主メモリ１０のコード領域に対
して再アクセスした場合、主メモリ１ｏに代えてキャッ
シュメモリ１４がリードアクセスされる。

これに対し、主メモリ１０のデータ領域にＣＰＵ１２が
リードモードあるいはライトモードでアクセスする場合
、その内容はキャッシュメモリ１４に複写されない。

その結果、キャッシュメモリ１４では主メモリ１０のコ
ード領域のみが保持される。

第３図では実施例の作用がフローチャートで説明されて
おり、Ｉ１０制御装置１６から主メモリ１０に対するア
クセス要求（ここではＤＭＡ転送）が発生されろと、　
（ステップ３０１）、ＣＰＵＩ２てはそのＤＭＡアクセ
スが主メモリ１０のコード領域に対するものかデータ領
域に対するものかが判断される（ステップ３０３）。

コード領域に対するアクセスであることがＣＰＵ１２で
確認されると（ステップ３０３でＹＥＳ）、ＣＰＵ１２
からＩ１０制師装置１Ｇに指示が与えられ、その指示に
よるＤＭＡアクセスでプログラムなとのコードが主メモ
リ１０にライトされる。

また、ＣＰＵ１２からＩ１０制御装置１６へＤＭＡアク
セスがコード領域に対するものかデータ領域に対するも
のかを示す指示が与えられる。

ここではコード領域に対するＤＭＡアクセスを示す指示
が与えられ、その指示によりＩ１０制御装置１６にコー
ドフラグがレジスタ１８にセットされる（ステップ３ｏ
５）。

そして、ＣＰＵ　１２の指示でＩ１０制御装置１６から
主メモリ１ｏのコード領域に対するアクセスが開始され
、その際にコードフラグのセットを示すコードフラグセ
ット信号力１１１０制御装置１Ｇからキャッシュ制御部
２ｏに与えられる（ステップ３０７）。

キャッシュ制御部２ｏてはコードフラグセット信号が与
えられたときに、キャッシュメモリ１４に対して無効化
処理が行われる（ステップ３ｏ９）その後、ＤＭＡアク
セスが終了すると、ＣＰＵ１２からＩ１０制御装置１６
に対して指示が与えられ、この指示に従ってＩ１０制御
装置１６てそのときのアクセスが終了され、コードフラ
グがリセットされる（ステップ３１１）。

以上のように、Ｉ　／　ＯＮ制御装置１６から主メモリ
】０のコード領域に対してライトモードのＤＭＡアクセ
スが行われると、コードフラグがセットされた後に、キ
ャッシュメモリ１４が無効化される。

これに対し、ＣＰＵ１２でＩ１０制御装置１６のアクセ
スが、データ領域に対するリードモードまたはライトモ
ードのＤＭＡアクセスあるいはコード領域に対するリー
ドモードのＤＭＡアクセスであることが確認された場合
（ステップ３０３でＮｏ）で、ライトモードのＤＭＡア
クセスのときにはライト指示がＣＰＵ１２からＩ１０制
御装置１６に与えられ、その指示によるＤＭＡアクセス
でプログラムなどで使用されるデータが主メモリ１０に
ライトされる。

マタ、ＣＰＵ１２から１１０制御装置１６にはＤＭＡア
クセスの内容がコード領域に対するものかデータ領域に
対するものかを示す指示が与えられる。

ここではデータ領域に対するＤＭＡアクセスを示す指示
が与えられ、その指示によりＩ１０制御装置１６に与え
られてもコードフラグはレジスタ１日にセットされない
（ステップ３１３）。

そして、ＣＰＵ　１２の指示でＩ１０制御装！−１６か
ら主メモリ１０のデータ領域に対するＤＭＡアクセスが
開始され、その際にコードフラグのセットを示すコード
フラグセット信号はＩ１０制御装置１６からキャッシュ
制御部２０に与えられない（ステップ３１５）。

したがって、キャッシュ制御部２０ではキャッシュメモ
リ１４に対する無効化の処理は行われない。

その後、ＤＭＡアクセスが終了すると、ＣＰＵ１２から
Ｉ１０制御装置１６に対して指示が与えられ、この指示
に従ってＩ１０制御装置１６でそのときのアクセスが終
了されろくステップ３１７）以上のように、キャッシュ
メモリ１４では主メモリ１０のデータ領域に対してＩ１
０制御装置１６からリードモード及びライトモードのＤ
ＭＡアクセスあるいはコード領域に対するリードモード
のＤＭＡアクセスが行われた場合にはコードフラグのセ
ットが行われず、キャッシュメモリ１４の内容は無効化
されない。

ここで、ＣＰ０１２１１１のメモリアクセスのうち７０
％〜８０％以上が主メモリ１０のコード領域に対するリ
ードアクセスで占められており、したがって、キャッシ
ュメモリ１４をコード領域専用メモリとして使用しても
、システムの処理速度を維持できる。

また、Ｉ１０制ｍ装置１６ｆｌｊｌＪのライトアクセス
の大部分は主メモリ１０にデータ領域に対して行われ、
コード領域に対するライトアクセスはプログラムのロー
ディングなどが行われる場合に限られる。

したがって、データ領域に対するアクセスでキャッシュ
メモリ１４の内容が無効化処理される頻度はきわめて少
ない。

このため、ＣＰＵ１２がキャッシュメモリ１４を有効に
利用でき、その結果、ＣＰｔＪ１２のアクセス速度をよ
り高速化させることが可能となる。

ざらに、主メモリ１０のコード領域とデータ領域をアド
レスにより分ける必要がなく、同一アドレスをあるとき
にはコード領域として、またあるときにはデータ領域と
して任意に利用できる。

このため、プログラム上の制約を受けることなく主メモ
リ１０を利用することが可能となり、したがって、主メ
モリ１０を効率良く利用してＣＰＵ１２のアクセス速度
をより高速化できる。

［発明の効果］以上説明したように本発明によれば、キャッシュメモリ
がコード領域専用とされているので、■７０制御装置か
ら主メモリ１０のデータ領域に対するライトモードのア
クセスでキャッシュメモリの内容が無効化処理される頻
度を減少でき、ｃＰＵはキャッシュメモリを有効利用し
て、システム処理速度をより高めることが可能となる。

さらに、主メモリの同一アドレスをあるときにはコード
領域として、またあるときにデータ領域として任意に利
用でき、主メモリを効率良く利用してシステムの処理速
度をより高めることが可能となる。

【図面の簡単な説明】

第１図は発明の原理説明図、第２図は実施例の構成説明図、第３図は実施例の作用を説明するフローチャート、第４図は従来装置の構成説明図、である。０・・・主メモリ２・・・ＣＰＵ４・・・キャッシュメモリ０・・・キャッシュ制御部２・・・ディスク装置４・・・バス実施例の構成説明図第２図実施例の作用を説明するフローチャート第３図

Claims

【特許請求の範囲】コード領域とデータ領域を有する主メモリ（１０）と、主メモリ（１０）をアクセスするＣＰＵ（１２と、主メモリ（１０）のコード領域のみを保持するキャッシ
ュメモリ（１４）と、主メモリ（１０）をアクセスするＩ／Ｏ制御装置（１６
）と、主メモリ（１０）のコード領域をＩ／Ｏ制御装置（１６
）がライトモードでアクセスしたときにフラグをセット
する手段（１８）と、前記フラグがセットされたときにキャッシュメモリ（１
４）の内容を無効化処理して該フラグをリセットする手
段（２０）と、を備えた、ことを特徴とする情報処理装置。