JPH05108482A - キヤツシユ無効化方式 - Google Patents

キヤツシユ無効化方式

Info

Publication number
JPH05108482A
JPH05108482A JP3290436A JP29043691A JPH05108482A JP H05108482 A JPH05108482 A JP H05108482A JP 3290436 A JP3290436 A JP 3290436A JP 29043691 A JP29043691 A JP 29043691A JP H05108482 A JPH05108482 A JP H05108482A
Authority
JP
Japan
Prior art keywords
cache
processor
instruction
command
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3290436A
Other languages
English (en)
Inventor
Kiyoshi Morishima
潔 森島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3290436A priority Critical patent/JPH05108482A/ja
Publication of JPH05108482A publication Critical patent/JPH05108482A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 命令語を貯えるキャッシュを持つプロセッサ
を有する情報処理装置において、少ないハードウェア
で、しかも簡単なソフトウェアでキャッシュの内容を無
効化できるようにする。 【構成】 プロセッサ1と、ディレクトリ2およびメモ
リ3から構成し、命令語を格納するキャッシュと、キャ
ッシュの内容の無効化を行うファームウェアを格納した
コントロールストア4と、主記憶6と、キャッシュと主
記憶を結ぶインタフェース回路5とを有し、前記プロセ
ッサ1がタスク切り替え命令を実行したとき、前記コン
トロールストア4からキャッシュの内容を無効化するコ
マンドを発行し、キャッシュを無効化する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は少ないハードウェア(H
/W)で、しかも簡単なソフトウェア制御でキャッシュ
の内容を無効化することができるキャッシュ無効化方式
に関するものである。
【0002】
【従来の技術】従来のキャッシュ無効化方式は、(A)
他のプロセッサまたは他の装置が主記憶の内容を変更す
るとき、ハードウェア(H/W)が自動的にそれを検出
してキャッシュの無効化を行うハードウェアによるキャ
ッシュ無効化方式、(B)ソフトウェアが主記憶の管理
を行い、必要な時点で無効化する特殊命令を実行する特
殊命令によるキャッシュ無効化方式等が用いられてお
り、キャッシュ内のデータと主記憶内のデータの同一性
を保証していた。
【0003】
【発明が解決しようとする課題】上述した従来のキャッ
シュ無効化方式、特にハードウェアによるキャッシュ無
効化方式ではハードウェア(H/W)量が増大し、しか
も制御が複雑になる。また、特殊命令によるキャッシュ
無効化方式ではソフトウェアの制御が複雑になり、バグ
を誘発するという問題点がある。
【0004】
【課題を解決するための手段】本発明に係るキャッシュ
無効化方式は、プロセッサと、命令語を格納するキャッ
シュのディレクトリおよびメモリと、タスク切り替え命
令の実行時にこのキャッシュを無効化するファームウェ
アを格納するコントロールストアと、主記憶と、キャッ
シュと主記憶を結ぶインタフェース回路とを有するもの
である。
【0005】
【作用】本発明は少ないハードウェア(H/W)と簡単
なソフトウェアでキャッシュを無効化することができ
る。
【0006】
【実施例】図1は本発明に係るキャッシュ無効化方式の
一実施例を示すブロック図である。同図において、1は
プロセッサ、2はキャッシュのディレクトリ、3は命令
語を格納するキャッシュのメモリ、4はタスク切り替え
命令の実行時に、このキャッシュのメモリ3の内容を無
効化するファームウェアを格納したコントロールスト
ア、5は前記キャッシュと下記主記憶を結ぶインタフェ
ース回路、6は主記憶である。
【0007】次に、上記構成によるキャッシュ無効化方
式の動作について、図2に示すソフトウェアの流れ図を
参照して説明する。まず、オペレーティングシステム
(OS)はあるタスク例えばクラスBの実行を開始する
場合、タスク切り替え命令を実行する。この命令の実行
により、プログラムステータスブロックに、現在の状態
を格納して、タスクの先頭番地に分岐する。タスクの命
令語はオペレーティングシステムの命令語が格納されて
いるのとは別のメモリ領域に格納されており、まだ、未
実行であるので、キャッシュには登録されていない。
【0008】しかし、このタスクのための命令語列が格
納されているメモリの領域には、以前は別のタスクの命
令語列が格納されている可能性がある。したがって、プ
ロセッサのキャッシュにはこの別のタスクの命令語が格
納されている可能性があるため、キャッシュの内容を無
効化する必要がある。
【0009】そこで、プロセッサ1はファームウェアが
格納されているコントロールストア4の制御により、キ
ャッシュのディレクトリ2に対し、コマンドライン9に
より実行すべきコマンドを発行する。このコマンドには
命令語のリード、キャッシュ無効化などが含まれてい
る。また、プロセッサ1はキャッシュのディレクトリ2
およびキャッシュのメモリ3に対してアドレスライン1
0によりアドレスを送出する。また、プロセッサ1はキ
ャッシュのメモリ3からデータライン11により命令語
をリードする。
【0010】キャッシュに命令語が格納されていない場
合には、インタフェース回路5に対して主記憶6のアド
レスライン12を通して転送する。このインタフェース
回路5は主記憶6からインタフェースライン14により
命令語をリードし、データライン13によりキャッシュ
のメモリ3に転送する。さらに、この命令語はデータラ
イン11によりプロセッサ1に転送される。そして、タ
スク切り替え命令が実行されると、プロセッサ1からコ
ントロールストア4の制御により、コマンドライン9に
キャッシュ無効化のコマンドを載せる。
【0011】これにより、キャッシュのディレクトリ2
に内蔵している有効ビットが全てリセットされ、キャッ
シュには何も格納されていないことになり、キャッシュ
の無効化を達成することができる。このように、タスク
切り替え命令によりキャッシュの無効化を行えばよく、
別のタスクの命令語がキャッシュに格納されているかど
うかに関わりなく、キャッシュの無効化を実行すること
ができる。
【0012】
【発明の効果】以上詳細に説明したように、本発明に係
るキャッシュ無効化方式によれば、タスク切り替え命令
により、キャッシュを無効化することにより、少ないH
/Wで、かつソフトウェアを複雑化せずにキャッシュの
無効化を実行することができる効果がある。
【図面の簡単な説明】
【図1】本発明に係るキャッシュ無効化方式の一実施例
を示すブロック図である。
【図2】図1のソフトウェアの動作を示す概略図であ
る。
【符号の説明】
1 プロセッサ 2 キャッシュのディレクトリ 3 キャッシュのメモリ 4 コントロールストア 5 インタフェース回路 6 主記憶

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 命令語を貯えるキャッシュを持つプロセ
    ッサを有する情報処理装置において、キャッシュの無効
    化を行うコマンド等のファームウェアを格納した格納手
    段と、プロセッサがタスク切り替え命令を実行したと
    き、前記格納手段からキャッシュを無効化するコマンド
    を発行する手段とを備えたことを特徴とするキャッシュ
    無効化方式。
JP3290436A 1991-10-11 1991-10-11 キヤツシユ無効化方式 Pending JPH05108482A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3290436A JPH05108482A (ja) 1991-10-11 1991-10-11 キヤツシユ無効化方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3290436A JPH05108482A (ja) 1991-10-11 1991-10-11 キヤツシユ無効化方式

Publications (1)

Publication Number Publication Date
JPH05108482A true JPH05108482A (ja) 1993-04-30

Family

ID=17756011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3290436A Pending JPH05108482A (ja) 1991-10-11 1991-10-11 キヤツシユ無効化方式

Country Status (1)

Country Link
JP (1) JPH05108482A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6316350A (ja) * 1986-07-08 1988-01-23 Hitachi Ltd マイクロプロセッサ
JPH01312649A (ja) * 1988-06-13 1989-12-18 Fujitsu Ltd キャッシュパージ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6316350A (ja) * 1986-07-08 1988-01-23 Hitachi Ltd マイクロプロセッサ
JPH01312649A (ja) * 1988-06-13 1989-12-18 Fujitsu Ltd キャッシュパージ回路

Similar Documents

Publication Publication Date Title
JPH04237349A (ja) キャッシュメモリシステムおよびキャッシュメモリコントローラ
KR920010445A (ko) 캐시 콘트롤러
US7107407B2 (en) Arithmetic unit with reduced startup time and method of loading data
JPH05108482A (ja) キヤツシユ無効化方式
JP4826873B2 (ja) ホットルーチンメモリを有するマイクロプロセッサシステム
JPH0552539B2 (ja)
JPS61217834A (ja) デ−タ処理装置
JP2805786B2 (ja) 情報処理装置
JPH03220645A (ja) 情報処理装置
JPH05100903A (ja) アドレストレーサ
JPH0553912A (ja) キヤツシユメモリの制御方法
JP3047992B2 (ja) 主記憶キー制御方法
JP2902847B2 (ja) 自己変更コード実行方式
JPH0795288B2 (ja) マイクロコンピュータ
JPH04363738A (ja) キャッシュメモリ装置
JPH0667982A (ja) アドレス変換方式
JP2002024086A (ja) マイクロコンピュータ、コンピュータシステムおよび命令コード更新方法
JPS58115680A (ja) 情報処理装置
JPH05165708A (ja) メモリリード処理装置
JPH02187840A (ja) キャッシュメモリ制御方式
JPH03127126A (ja) 情報処理装置
JPH0223425A (ja) 命令の書きかえ検出回路
JPH10187531A (ja) キャッシュメモリのプリフェッチ方式
JPH04310151A (ja) 情報処理装置
JPH0528043A (ja) 命令キヤツシユメモリの無効化制御方法