JPS58115680A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、論理アドレス方式における論理アドレスと実
アドレスとの対を複数個有する変換バッファをもつ情報
処理装置に関する。

高度の先行制御を行ない、キャッシュメモリを備え論理
アドレス方式の論理アドレスと実アドレスの対を変換バ
ッファを持つ情報処理装置においては、従来よ抄命令語
の先取や動作と命令の実行動作を並列的に行ない命令の
実行時間に命令語のメモリ系からの読出しに費した時間
がなるべく影響を与えないような制御方式がとシいれら
れている。

すなわち、先行する分岐命令（以下先行命令と称す。）
の実行結果が判る前に分岐先予欄命令（以下後続命令と
称す。）の命令語の読出し要求をメモリ系に行なう場合
が多い。

そのため、先行命令の実行結果の如何によっては、先行
命令以降の後続命令の処理を無効とし、先行命令に連続
する命令から実行を再開するようなことが変々生じる。

このような場合、後続命令の続出し要求による論理アド
レスに対する実アドレスが変換バッファに存在しないこ
ともあり、このときアドレス変換機構は実行とは無関係
なアドレス変換を行なうことを強Ａられ、先行制御部お
よび実行制御部より見たメモリ系を閉じてしまい、後続
命令の命令語の論理アドレスに対応する実アドレスを作
成する無駄な処理が実行時間を遅らす要因となっている
。

本発明の目的は変換バッファに要求論理アドレスに対応
する実アドレスが存在しない場合に無駄なアドレス変換
の演算による実行時間の遅れを生じさせないようにした
情報処理装置を提供することにある。

前記目的を達成するために本発明による情報１　　　　
　　　　処理装置は論理アドレスに対応した実アドレス
を格納するアドレス変換バッファと、このアドレス変換
バッファに変換アドレスが存在しないとき、その論理ア
ドレスを対応の実アドレスに変換するアドレス変換機構
とを有する情報処理装置において、先行制御を行なうた
めの続出し要求に、この要求の使用が不確かであること
を示すフラグを付加するとともに、前記アドレス変換バ
ッファに前記要求の論理アドレスの実アドレスが存在し
なめ場合に前記フラグによってアドレス変換開始信号ま
たはアドレス変換破棄信号を待ち合せ、前記アドレス変
換開始信号またはアドレス変換破棄信号を受けて前記ア
ドレス変換機構を制御するアドレス変換指令解読回路を
設け、前記続出し要求が有効なときは前記アドレス変換
機構を起動し、無効なときはｍ配アドレスの起動を抑止
するように構成しである。

前記構成によれば無駄になるアドレス変換機構の動作を
摩り除き、実行時間の短縮化が実現でき１本発明の目的
は完全に達成される。

以下、図面を参照して本発明をさらに詳しく説明する。

第１図は本発明による情報処理装置の一実施例を示すブ
ロック図である。多くの大形情報処理装着では過去アク
セス【７たことのある論理アドレスについて、その時に
アドレス変換により求めた実アドレスを論理アドレスと
の対でアドレス変換バッファ２１に格納しておきそれ以
後、同一の論理アドレスへのアクセスの際に、このアド
レス変換バッファ２１より論理アドレスに対応する実ア
ドレスを引出し、アドレス変換による時間的遅れを椿力
生じさせないような構成圧している。しかしこの変換バ
ッファ２１も制御方式および金物量の制限などにより十
分大きな容量を持つことは困難であり、プログラムの性
質上要求論理アドレスに対応する実アドレスがアドレス
変換バッファ２１に存在しない場合も多く、このときは
先行制御部３および実行制御部４よね発行したデータ転
送要求アドレス変換のためのいくつかの情報をキャッシ
ュメモリ２４または主１ｔｌ１１よりデータバス１２１
．２１１を介して読出し、多くの時間を費して実アドレ
スを求め、その実アドレスによりキャッシュメモリ２４
内または主虻憶ｌ内のデータを続出し要求元にデータを
転送しなければならなＡｏ　したがって不要なアドレス
変換処理をさけることは性能向上に大いに寄与すること
になる。

本発明はこの点Ｋｆｉ目し、先行側−を行なっているた
めに実際は処理に使われるか否かが不確かである、分岐
命令に続く命令の暁出し要求信号とアドレス信号と、本
要求の使用が不確かであることを指示するフラグ、すな
わち変換指令待ち信号を先行制御部３より、各信号線３
２２゜３２１　、３２３を介してバッファメモリ制御部
＠２６に対して送出する。

次にバッファメモリ制御回路２６がアドレス変換バッフ
ァ２１に信号線２５１を介して必要な論理アドレス部を
送ると、それに対応する実アドレスが存在するかどうか
の検出信号が信号−２５２を介してアドレス変換バッフ
ァ２１より一４告される。

これにより存在しないことが報告されるとバッファメモ
リ制御回路２６は変換待ち信号３２３が付加されてきた
ことを付して制（ｌ［ｌ線２６１からアドレス変換要求
をアドレス変換指令解読回路２７へ送出し、アドレス変
換指令解読回路２７はこのとき実行制御４からのアドレ
ス変換開始または破棄指令信号４４１を待ち合せる。

そしてアドレス変換開始が指令される（分岐不成功の場
合）と、アドレス変換機構２８に対し信号耐２７１を介
して変換指示を、一方、バッファメモリ制御回路２６は
アドレス線２６２を介して論理アドレスを送る。アドレ
ス変換機構２８ではアドレス変換制御回路２２の制御の
下でアドレス変換器２５が起動され、変換に必要なテー
ブル情報の索引が通常のデータ読出しと同様にデータ線
２６３を通してバッファメモリ制御回路２６との間で行
なわれる。

またアドレス変換破棄が指令される（分岐成功の場合）
と、バッファメモリ制御回路２６のアドレス変換要求を
無視し、アドレス変換機構２８へ１　　　　　　　の動
作指示を破棄する。このようにして不要なアドレス変換
機構の起動を抑止することにより、アドレス変換バッフ
ァから有効なアドレス変換データを追出すのを防ぐとと
もに、後続の有効な読出し要求に対するメモリバッファ
制御部の早期使用を可能にする。

本実施例では分岐命令に続く命令の予測先取抄の場合の
例を説明したが、同様にして分岐先命令の予測先取秒を
した場合に１分岐の不成功を検出してアドレス変換機構
の起動を抑止するときの不要条件検出時のアドレス変換
機構の起動を抑止する装置も可能である。

以上の構成も含めて本発明は特許請求の範囲のすべてに
及ぶものである。

本発明は以上詳しく説明したように、データ読出し要求
に対してその論理アドレスの変換アドレスが存在しない
場合アドレス変換指令待ち指示によ抄アドレス変換機構
の起動を制御することにより情報処理装置の実行時間の
高速化を計れる効果がある。

【図面の簡単な説明】

第１図は本発明による情報処理装置の一実施例の回路構
成を示すブロック図である。 １・・・主記憶　　　２・・・バッファメモリ制御部３
・・・先行制御部　　　４・・・実行制御部２１・・・
アドレス変換制御部 ２２・・・アドレス変換制御回路 ２５・・・アドレス変換器 ２６・・・バッファメモリ制御回路 ２７・・・アドレス変換指令解読回路 ２８・・・アドレス変換機構 ２４・・・キャッシュメモリ １２１・・・主記憶読出しデータバス ２１１・・・主記憶アドレス及び主記憶書込みデータバ
ス２３１・・・命令語及びオペランド暗パス２４１・・
・オペランド瞼パス ２６１・・・アドレス変換指示待ちアドレス変換機構に
よる変換要求信号線 ２７１・・・アドレス変換機構起動要求信号線３２１・
・・メモリ読出、書込要求データバス３２３・・・アド
レス変換指示待ち信号線３４１・・・命令供給パス ４３１・・・オペランド飴要求パス

Claims (1)

【特許請求の範囲】
1. 論理アドレスに対応した実アドレスを格納するアドレス
   変換バッファと、このアドレス変換バッファに変換アド
   レスが存在しないとき、その論理アドレスを対応の実ア
   ドレスに変換するアドレス変換機構とを有する情報処理
   装置において、先行制御を行なうための絖出し要求Ｋ、
   この要求の使用が不確かであることを示すフラグを付加
   するとと本に、前記アドレス変換バッファに前記要求の
   論理アドレスの実アドレスが存在しない場合に前記フラ
   グによってアドレス変換開始信号またはアドレス変換破
   棄信号を待ち合せ、前記アドレス変換開始信号ｔたはア
   ドレス変換破棄信号を受けて前記アドレス変換機構を制
   御するアドレス変換指令解読回路を設け、前記続出し要
   求が有効なときは前記アドレス変換機構を起動し、無効
   なときは前記アドレスの起動を抑止するように構成した
   ことを特徴とする情報処理装置。