JPS6077241A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6077241A JPS6077241A JP58186437A JP18643783A JPS6077241A JP S6077241 A JPS6077241 A JP S6077241A JP 58186437 A JP58186437 A JP 58186437A JP 18643783 A JP18643783 A JP 18643783A JP S6077241 A JPS6077241 A JP S6077241A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- store
- address
- buffer
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3812—Instruction prefetching with instruction modification, e.g. store into instruction stream
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、先行制御方式の情報処理装置に関する。
周知のように、先行制御方式の情報処理装置は、現在実
行中の命令の他にこれに続く命令群を予め主記憶装置（
メモ１月から先行して読み出して命令バッファに格納し
ておき、現在実行中の命令終了後に次の命令を該命令バ
ッファから取り出して実行処理する。従って、前の命令
の実行と次の命令の実行の間に発生する命令読出しのオ
ーバヘッドを減少せしめることができる。
行中の命令の他にこれに続く命令群を予め主記憶装置（
メモ１月から先行して読み出して命令バッファに格納し
ておき、現在実行中の命令終了後に次の命令を該命令バ
ッファから取り出して実行処理する。従って、前の命令
の実行と次の命令の実行の間に発生する命令読出しのオ
ーバヘッドを減少せしめることができる。
ところで、メモリから命令バッファへの読出しは、メモ
リの読出し幅１例えば８バイト単位に読み出されるため
に、命令以外にオペランドとしてのデータも読み出され
る可能性がある。先行する命令がメモリにストア動作を
行い、命令やデータを変更し、しかも、そのストア領域
の命令やデータが既に命令バッファに取り込まれている
場合、メモリと命令バッファの内容の間に不一致が生じ
る。
リの読出し幅１例えば８バイト単位に読み出されるため
に、命令以外にオペランドとしてのデータも読み出され
る可能性がある。先行する命令がメモリにストア動作を
行い、命令やデータを変更し、しかも、そのストア領域
の命令やデータが既に命令バッファに取り込まれている
場合、メモリと命令バッファの内容の間に不一致が生じ
る。
か＼る問題に対処するため、従来は、例えば命令バッフ
ァに取り込まれている内容がメモリ上で変更された時点
で命令バッファの内容を全て無効化し、実行中の命令の
アドレスと変更された命令やデータのアドレス間に存在
する命令（これは前述した如くメモリの読出し幅との関
係でデータも含まれ得る）を再びメモリから読み出して
いる。
ァに取り込まれている内容がメモリ上で変更された時点
で命令バッファの内容を全て無効化し、実行中の命令の
アドレスと変更された命令やデータのアドレス間に存在
する命令（これは前述した如くメモリの読出し幅との関
係でデータも含まれ得る）を再びメモリから読み出して
いる。
しかし、変更された命令やデータの前に分岐命令があり
、分岐成功によ′り分岐を行ったような場合や、変更さ
れたのが命令でなくデータの場合（データが命令バッフ
ァに取り込まれていても、命令でないため無視できる）
、あるいは変更された内容が命令として全く実行されな
い場合、命令バッファ内の有効な命令を含めて全て無効
化し、メモリから再読出しすることは、命令の処理効率
上望ましくない。
、分岐成功によ′り分岐を行ったような場合や、変更さ
れたのが命令でなくデータの場合（データが命令バッフ
ァに取り込まれていても、命令でないため無視できる）
、あるいは変更された内容が命令として全く実行されな
い場合、命令バッファ内の有効な命令を含めて全て無効
化し、メモリから再読出しすることは、命令の処理効率
上望ましくない。
そこで、命令バッファに先取りされている内容がメモリ
上で変更されたことを検出した場合、以後の先取りは抑
止するが、既に先取りされた命令については処理を続行
し、命令の実行が上記変更された命令に進んだ時、命令
バッファの内容を無効とし、メモリから綾変更された命
令を含むそれ以降の命令を読み出すようにして、命令の
処理効率の向とを図った情報処理装置が提案されている
（特公昭５６−４０３７８号および特開昭５７＝１８５
５４５号）。
上で変更されたことを検出した場合、以後の先取りは抑
止するが、既に先取りされた命令については処理を続行
し、命令の実行が上記変更された命令に進んだ時、命令
バッファの内容を無効とし、メモリから綾変更された命
令を含むそれ以降の命令を読み出すようにして、命令の
処理効率の向とを図った情報処理装置が提案されている
（特公昭５６−４０３７８号および特開昭５７＝１８５
５４５号）。
しかし、この情報処理装置では、分岐命令の分岐先命令
読出しにおいて、分岐先命令アドレスを計算し、それを
先取り命令変更検出論理部に転送するまでの間に、先行
するストア動作が実行されると、命令の先取り変更検出
の抜けが生じる。即ち、命令の実行が分岐命令まで進む
と、分岐先命令アドレスを計算し、該アドレス以降の命
令をメモリから先行して読み出して命令バッファに格納
していく。一方、」二記計算された分岐先命令アドレス
は先取り命令変更検出論理部に転送され、先行する命令
のストア・アドレスと比較するのに用いられるが、たま
たまその間にストア動作が実行されて、該分岐先命令が
変更された場合、命令バッファには変更＾１ｆの内容が
取り込まれることになる。したがって１分岐先命令アド
レスが先取り命令変更検出論理部に転送され、該先取り
命令変更検出論理部が有効に動作する時刻まで１分岐先
命令の読出しを遅らせる必要があるが、これは先行制御
方式の利点を損うことになり、命令処理効率の点で好ま
しくない。
読出しにおいて、分岐先命令アドレスを計算し、それを
先取り命令変更検出論理部に転送するまでの間に、先行
するストア動作が実行されると、命令の先取り変更検出
の抜けが生じる。即ち、命令の実行が分岐命令まで進む
と、分岐先命令アドレスを計算し、該アドレス以降の命
令をメモリから先行して読み出して命令バッファに格納
していく。一方、」二記計算された分岐先命令アドレス
は先取り命令変更検出論理部に転送され、先行する命令
のストア・アドレスと比較するのに用いられるが、たま
たまその間にストア動作が実行されて、該分岐先命令が
変更された場合、命令バッファには変更＾１ｆの内容が
取り込まれることになる。したがって１分岐先命令アド
レスが先取り命令変更検出論理部に転送され、該先取り
命令変更検出論理部が有効に動作する時刻まで１分岐先
命令の読出しを遅らせる必要があるが、これは先行制御
方式の利点を損うことになり、命令処理効率の点で好ま
しくない。
本発明の目的は、命令バッファの不必要な無効化と、メ
モリの不必要な読出しを減少させると共に、上記先取り
命令変更検出論理部が有効に動作する時刻まで分岐先命
令の読出しを遅らせることなく、分岐命令によって読み
出された分岐先命令が先行するストア動作によって書き
換えられることの検出を可能とすることにより、分岐命
令における分岐先命令の読出しを高速に行い、命令処理
効率の一層の向上を図った先行制御方式の情報処理装置
を提供することにある。
モリの不必要な読出しを減少させると共に、上記先取り
命令変更検出論理部が有効に動作する時刻まで分岐先命
令の読出しを遅らせることなく、分岐命令によって読み
出された分岐先命令が先行するストア動作によって書き
換えられることの検出を可能とすることにより、分岐命
令における分岐先命令の読出しを高速に行い、命令処理
効率の一層の向上を図った先行制御方式の情報処理装置
を提供することにある。
本発明は、分岐命令によって分岐先命令が読み出される
場合、分岐先命令読出しアドレスとその分岐命令に先行
し、ストアが完了していないすべてのストア命令のスト
ア・アドレスとを比較し、先取りする命令がメモリ上で
変更されることを検出する。検出結果は、先取りした命
令に付随したフラグとして命令バッファに記憶し、命令
が命令バッファから取りだされた時、該フラグも同時に
取り出す。そして、命令が実際に実行を開始する時に、
その命令が、先取りされた後、先行するストア命令によ
って変更されたか否か判定し、変更されていた場合、命
令バッファの無効化とメモリからの再読出しを行う。こ
れにより、命令バッファの不必要な無効化とメモリの不
必要な読出しが減少すると共に１分岐先命令の読出しを
遅らせる必要がなく、命令の処理効率の一層の向上がも
たらされる。
場合、分岐先命令読出しアドレスとその分岐命令に先行
し、ストアが完了していないすべてのストア命令のスト
ア・アドレスとを比較し、先取りする命令がメモリ上で
変更されることを検出する。検出結果は、先取りした命
令に付随したフラグとして命令バッファに記憶し、命令
が命令バッファから取りだされた時、該フラグも同時に
取り出す。そして、命令が実際に実行を開始する時に、
その命令が、先取りされた後、先行するストア命令によ
って変更されたか否か判定し、変更されていた場合、命
令バッファの無効化とメモリからの再読出しを行う。こ
れにより、命令バッファの不必要な無効化とメモリの不
必要な読出しが減少すると共に１分岐先命令の読出しを
遅らせる必要がなく、命令の処理効率の一層の向上がも
たらされる。
第１図は本発明に係る情報処理装置の一実施例のブロッ
ク図で、特に本発明に関係する部分のみを示したもので
ある。第１図にお゛いて、命令バッファ （Ｔ Ｂ Ｒ
： Ｔ ｎ５ｔｒｕｃｔｉｏｎ Ｂｕｆｆｅｒ Ｒｅｇ
ｉｓｔｅｒ）５には、記憶制御装置ｌによりメモリ２か
ら先取りされた命令がデータ線１２を介して格納される
。
ク図で、特に本発明に関係する部分のみを示したもので
ある。第１図にお゛いて、命令バッファ （Ｔ Ｂ Ｒ
： Ｔ ｎ５ｔｒｕｃｔｉｏｎ Ｂｕｆｆｅｒ Ｒｅｇ
ｉｓｔｅｒ）５には、記憶制御装置ｌによりメモリ２か
ら先取りされた命令がデータ線１２を介して格納される
。
該命令に付随するフラグについては後述する。■ＢＲ５
の格納指示および格納位置は、命令読出し制御部９より
出力されるセット信号２１で制御される。第１図では、
ＩＢＲ５はＴＢＲＯ〜ＩＢＲ３１の３２面あるとし、各
面には、それぞれ２バイトのデータが格納できる。
の格納指示および格納位置は、命令読出し制御部９より
出力されるセット信号２１で制御される。第１図では、
ＩＢＲ５はＴＢＲＯ〜ＩＢＲ３１の３２面あるとし、各
面には、それぞれ２バイトのデータが格納できる。
命令レジスタ（Ｔ Ｒ： Ｔ ｎｓ１′、ｒｕｃｔｊｏ
ｎ Ｒｅｇｉｓシｅｒ）６には、命令デコード制御部２
５より出力されるセラ１−信号３３により、次にデコー
ドされる命令がＩＢＲ５よりデータ線１４を介して格納
される。
ｎ Ｒｅｇｉｓシｅｒ）６には、命令デコード制御部２
５より出力されるセラ１−信号３３により、次にデコー
ドされる命令がＩＢＲ５よりデータ線１４を介して格納
される。
ＴＲ６の命令はデータ線１９を介し、デコーダ８に転送
される。デコーダ８は、ＩＲ６から転送されてきた命令
をデコードし、該命令の実行に必要な制御情報を制御線
１６，２０．４２等に出力する。こ＼で、制御線２０は
分岐命令のときオンとなり、制御線４２はストアリクエ
ストを発行する命令のどきオンとなる。制御線１６の制
御情報（命令コード等）は命令キ、：Ｌ −（Ｔ Ｑ
： Ｔ ｎ５ｊｒｕｃｌ＝ｉｏｎ Ｑ ｕｅｕｅ） ７
に格納され、命令の実行待ちとなる。
される。デコーダ８は、ＩＲ６から転送されてきた命令
をデコードし、該命令の実行に必要な制御情報を制御線
１６，２０．４２等に出力する。こ＼で、制御線２０は
分岐命令のときオンとなり、制御線４２はストアリクエ
ストを発行する命令のどきオンとなる。制御線１６の制
御情報（命令コード等）は命令キ、：Ｌ −（Ｔ Ｑ
： Ｔ ｎ５ｊｒｕｃｌ＝ｉｏｎ Ｑ ｕｅｕｅ） ７
に格納され、命令の実行待ちとなる。
■Ｑ７への格納は、命令デコード制御部２５より出力さ
れるセット信号３４により指示され、ＴＱＯ，ＴＱＩ、
ＴＱ２のいずれかに格納される。
れるセット信号３４により指示され、ＴＱＯ，ＴＱＩ、
ＴＱ２のいずれかに格納される。
命令実行制御部３２は、命令キュー７のＴＱＯ。
ＩＱＩ、ＬＱ２のいずれか１つをデータ線１８、セレク
タ３０を介して選択し、次に実行すべき命令の制御情報
をデータ線３９を介して取り出す。
タ３０を介して選択し、次に実行すべき命令の制御情報
をデータ線３９を介して取り出す。
この場合、選択すべきＩＱ番号は、セレクト信号３７で
指定される。
指定される。
アドレス加算器（Ａ Ａ ： Ａｄｄｒｅｓｓ Ａｄｄ
ｅｒ） ２７は、ＩＲ６の命令の所定フィール１〜で指
定された汎用レジスタ （Ｇ Ｒ： Ｇｅｎｅｒａｌ
Ｒｅｇｊｓｊｅｒ） ２６より読み出したベース値およ
びインデックス値に、ＩＲ，６の命令のディスプレイス
メント値を加え、オペランド・アドレスをデータ線３６
に出力する。
ｅｒ） ２７は、ＩＲ６の命令の所定フィール１〜で指
定された汎用レジスタ （Ｇ Ｒ： Ｇｅｎｅｒａｌ
Ｒｅｇｊｓｊｅｒ） ２６より読み出したベース値およ
びインデックス値に、ＩＲ，６の命令のディスプレイス
メント値を加え、オペランド・アドレスをデータ線３６
に出力する。
ストア命令の場合、データ線３６はストアオペランドの
下限アドレス（先頭アドレス）を示すことになる。スト
ア長論理部２８は、ＴＲ６の命令の所定フィールドをデ
ー・夕線１９を介して入力し、ストアオペランドのスト
アすべき長さをデータ線４３に出力する。ストア長は、
例えば５ＴＯＲＥ命令でば４バイ１−と固定長であり、
ＭＯＶＥ命令では■、フィールドで指定される。加算器
４１は、データ線３６の値とデータ線４３の値を加え、
ストアオペランドの上限アドレスを（最終アドレス）デ
ータ線４４に出力する。
下限アドレス（先頭アドレス）を示すことになる。スト
ア長論理部２８は、ＴＲ６の命令の所定フィールドをデ
ー・夕線１９を介して入力し、ストアオペランドのスト
アすべき長さをデータ線４３に出力する。ストア長は、
例えば５ＴＯＲＥ命令でば４バイ１−と固定長であり、
ＭＯＶＥ命令では■、フィールドで指定される。加算器
４１は、データ線３６の値とデータ線４３の値を加え、
ストアオペランドの上限アドレスを（最終アドレス）デ
ータ線４４に出力する。
ストア・アドレス・キュー （Ｓ Ｑ ： Ｓ ｔｏｒ
ｅ Ａ ｄｄｌ・ｅｓｓ Ｑｕｅｕｅ） ３は実行待ち
のストア命令の下限アドレス（Ｓ Ｌ Ｌ Ｉ： ５ｔ
ｏｒｅ Ｌｏｗｅｒ Ｌｉｍ１ｔ；） （ｉ ＝０．１
．２）と−１二限アドレス（ＳＵＬ、１： ５ｔｏｒｅ
ＵｐｐｅｒＴ、ｊｍｊｌ：）（ｉ ＝０．１．２）を
格納する。有効表示ピッｈ（Ｓ ＱＶ＋ ： ５ｊｏｒ
ｅ Ｑｕｅｕｅ Ｖａｌｉｄ） （ｉ ＝０．１゜２）
は、その命令がストア命令のとき″ビ′となり、該当Ｓ
１．、 Ｌ ｌおよびＳＵＬ、が有効であることを示
す。ＳＱ３の格納および取り出しは、ＩＱ７と同様に制
御される。すなわち、命令デコード制御部２５から出力
されるセット信号３４により、制御線４２、データ線３
６、データ線４４の値がそれぞれ５ＱＶＨ，５Ｌｒ−＋
、５Ｕｒ５．に格納される。また、ＳＱ３の内容は、
命令実行制御部３２が出すセレクト信号３７により制御
されるセレクタ２９によって選択され、線４５に出力さ
れる。
ｅ Ａ ｄｄｌ・ｅｓｓ Ｑｕｅｕｅ） ３は実行待ち
のストア命令の下限アドレス（Ｓ Ｌ Ｌ Ｉ： ５ｔ
ｏｒｅ Ｌｏｗｅｒ Ｌｉｍ１ｔ；） （ｉ ＝０．１
．２）と−１二限アドレス（ＳＵＬ、１： ５ｔｏｒｅ
ＵｐｐｅｒＴ、ｊｍｊｌ：）（ｉ ＝０．１．２）を
格納する。有効表示ピッｈ（Ｓ ＱＶ＋ ： ５ｊｏｒ
ｅ Ｑｕｅｕｅ Ｖａｌｉｄ） （ｉ ＝０．１゜２）
は、その命令がストア命令のとき″ビ′となり、該当Ｓ
１．、 Ｌ ｌおよびＳＵＬ、が有効であることを示
す。ＳＱ３の格納および取り出しは、ＩＱ７と同様に制
御される。すなわち、命令デコード制御部２５から出力
されるセット信号３４により、制御線４２、データ線３
６、データ線４４の値がそれぞれ５ＱＶＨ，５Ｌｒ−＋
、５Ｕｒ５．に格納される。また、ＳＱ３の内容は、
命令実行制御部３２が出すセレクト信号３７により制御
されるセレクタ２９によって選択され、線４５に出力さ
れる。
線４５の値は、レジスタ３Ｉに格納される。レジスタ３
１はＳＱ３の一面と同一の構造で、ＳＱＶ、、Ｓ、ＬＬ
、、ＳＵＬ、を持っ。レジスタ３１の格納は、命令実行
制御部３２が出すセラ１〜信号４１によって指定される
。Ｓ Ｌ Ｌ、３，５ＵＬ３は、実行中のストア命令の
下限アドレスと上限アドレスを示すものである。
１はＳＱ３の一面と同一の構造で、ＳＱＶ、、Ｓ、ＬＬ
、、ＳＵＬ、を持っ。レジスタ３１の格納は、命令実行
制御部３２が出すセラ１〜信号４１によって指定される
。Ｓ Ｌ Ｌ、３，５ＵＬ３は、実行中のストア命令の
下限アドレスと上限アドレスを示すものである。
以下、命令レジスタ（ＴＲ）６に分岐命令が格納された
場合を説明する。
場合を説明する。
ＴＲ６に分岐命令が格納されると、ＡＡ２７は分岐先命
令アドレスを計算してデータ線３６に出力する。一方、
デコーダ８は制御線２０をオンにする。命令読出し制御
部９は、制御線２ｏにょすＩ Ｒ６の命令が分岐命令で
あることを認識し、分岐先命令読出しを起動する。すな
わち、命令読出し制御部９は、命令読出しリクエスト線
（ＩＦリクエスト）２４をオンとし、同時にデータ線３
６の分岐先命令アドレスを命令読出しアドレス線２３に
与える。記憶制御装置ｌはメモリ２を制御し命令データ
（分岐先命令群）を読み出す。該読み出された命令デー
タは、データ線１２を介して命令バッファ （ＴＩ（Ｒ
）５に転送される。
令アドレスを計算してデータ線３６に出力する。一方、
デコーダ８は制御線２０をオンにする。命令読出し制御
部９は、制御線２ｏにょすＩ Ｒ６の命令が分岐命令で
あることを認識し、分岐先命令読出しを起動する。すな
わち、命令読出し制御部９は、命令読出しリクエスト線
（ＩＦリクエスト）２４をオンとし、同時にデータ線３
６の分岐先命令アドレスを命令読出しアドレス線２３に
与える。記憶制御装置ｌはメモリ２を制御し命令データ
（分岐先命令群）を読み出す。該読み出された命令デー
タは、データ線１２を介して命令バッファ （ＴＩ（Ｒ
）５に転送される。
一方、先取り命令変更検出論理部４は、線２３でり、え
β）れる命令読出しアドレス（分岐先命令アｉ・レス）
を、線１０により与えられるストアが完了していない先
行ストア命令のストア・アドレスＳ Ｌ １．、、 、
Ｓ Ｕ Ｌ、 、 Ｓ ＱＶ、い＝０．］、２） 及
び実行中のストア命令のストア・アドレスＳＬＬ、。
β）れる命令読出しアドレス（分岐先命令アｉ・レス）
を、線１０により与えられるストアが完了していない先
行ストア命令のストア・アドレスＳ Ｌ １．、、 、
Ｓ Ｕ Ｌ、 、 Ｓ ＱＶ、い＝０．］、２） 及
び実行中のストア命令のストア・アドレスＳＬＬ、。
５ＯＬ３，５ＱＶｊと比較し、メモリ２から読み出され
る命令データ（分岐先命令）が先行するストア動作によ
って変更されるか否か検出する。以後、命令が先行する
ストア動作によって変更されることをＰ Ｓ Ｃ（Ｐｒ
ｏｇｒａｍ Ｓ ｔｏｒｅ Ｃｏｎｆｌｊ、ｃｔ、）と
称す。例えば命令長は２バイト、４バイト、６バイ１〜
のいずれかであるため、検出は２バイト単位に行う。命
令読出し幅が８バイトの時、ＰＳＣの有無を示す４ビツ
トがデータ線１１に出力される。
る命令データ（分岐先命令）が先行するストア動作によ
って変更されるか否か検出する。以後、命令が先行する
ストア動作によって変更されることをＰ Ｓ Ｃ（Ｐｒ
ｏｇｒａｍ Ｓ ｔｏｒｅ Ｃｏｎｆｌｊ、ｃｔ、）と
称す。例えば命令長は２バイト、４バイト、６バイ１〜
のいずれかであるため、検出は２バイト単位に行う。命
令読出し幅が８バイトの時、ＰＳＣの有無を示す４ビツ
トがデータ線１１に出力される。
第２図は先取り命令変更検出論理部４の詳細図である。
第２図において、ストアマーク論理回路５０．５１．５
２．５３は第１図のＳＱ３の３面及びレジスタ３１にそ
れぞれ対応する。各ストアマーク論理回路５０〜５３は
命令読出しアドレス（Ｉ Ｆ Ａ ： Ｔ ｎ５ｔｒｕ
ｃｔ、ｊ、ｏｎ Ｆｅｔｃｈ Ａｄｄｒｅｓｓ）を共通
に入力して、それをＳＬＬ、、５ＬＪＬ、（ｉ＝０．］
。
２．５３は第１図のＳＱ３の３面及びレジスタ３１にそ
れぞれ対応する。各ストアマーク論理回路５０〜５３は
命令読出しアドレス（Ｉ Ｆ Ａ ： Ｔ ｎ５ｔｒｕ
ｃｔ、ｊ、ｏｎ Ｆｅｔｃｈ Ａｄｄｒｅｓｓ）を共通
に入力して、それをＳＬＬ、、５ＬＪＬ、（ｉ＝０．］
。
２．３）と並列に比較し、結果を線５４０〜５７０゜５
４１〜５７１，５４２〜５７２および５４３〜５７３に
与える。ＡＮＤゲーｌへ５８〜６１はストアマーク論理
回路５０の出力と５ＱＶｏどのアンド条件をとり、結果
をａ５８０〜６１０に出力する。同様に、ＡＮＤゲー１
〜６２〜６５はストアマーク論理回路５１の出力とＳＱ
Ｖ、のアンド条件、ＡＮＤゲート６６〜６９はストアマ
ーク論理回路５２の出力と５Ｑｖ２のアンド条件、ＡＮ
Ｄゲー１へ７０〜７３はストアマーク論理口＋！４５３
の出力と５ＱＶ３のアント条件をとり、それぞれ結果を
線６２０〜６５．０．６６０〜６９０，７００〜７３０
へ出力する。最後にアンドゲート５８〜６１゜（５２〜
６５．６０〜６９．７０〜７３の出力をＯＲゲート７４
でビット対応にオアし、ＰＳＣの有無を示す４ビツト（
Ａ、Ｂ、Ｃ，Ｄ）をデータ線】１に出力する・ 第２図におけるストアマーク論理回路５０の詳。
４１〜５７１，５４２〜５７２および５４３〜５７３に
与える。ＡＮＤゲーｌへ５８〜６１はストアマーク論理
回路５０の出力と５ＱＶｏどのアンド条件をとり、結果
をａ５８０〜６１０に出力する。同様に、ＡＮＤゲー１
〜６２〜６５はストアマーク論理回路５１の出力とＳＱ
Ｖ、のアンド条件、ＡＮＤゲート６６〜６９はストアマ
ーク論理回路５２の出力と５Ｑｖ２のアンド条件、ＡＮ
Ｄゲー１へ７０〜７３はストアマーク論理口＋！４５３
の出力と５ＱＶ３のアント条件をとり、それぞれ結果を
線６２０〜６５．０．６６０〜６９０，７００〜７３０
へ出力する。最後にアンドゲート５８〜６１゜（５２〜
６５．６０〜６９．７０〜７３の出力をＯＲゲート７４
でビット対応にオアし、ＰＳＣの有無を示す４ビツト（
Ａ、Ｂ、Ｃ，Ｄ）をデータ線】１に出力する・ 第２図におけるストアマーク論理回路５０の詳。
細を第３図に示す。ストアマーク論理回路５１．５２．
５３についても同様である。こ＼で、命令んｔ出しは８
バイト単位で行うとし、そのアドレスを含む８バイ＋−
境界内のデータをフェッチするとする。比較回路７５は
Ｓ Ｌ Ｌ。（ビットＯ〜２８）、ＩＦＡ（ビットθ〜
２８）を入力として８バイトｑｔ位で比較し、ＳＬＬ、
＝ＴＦＡのとき出力線７５０を１″′、Ｓ Ｌ Ｌ、。
５３についても同様である。こ＼で、命令んｔ出しは８
バイト単位で行うとし、そのアドレスを含む８バイ＋−
境界内のデータをフェッチするとする。比較回路７５は
Ｓ Ｌ Ｌ。（ビットＯ〜２８）、ＩＦＡ（ビットθ〜
２８）を入力として８バイトｑｔ位で比較し、ＳＬＬ、
＝ＴＦＡのとき出力線７５０を１″′、Ｓ Ｌ Ｌ、。
＜Ｉ ＦＡのとき出力線７５１を” ｔ ”とする。比
較回路７６はＴＦＡ（ビット０〜２８）、ＳＵＬ。（ビ
ットＯ〜２８）を入力として同様に８バイ１一単位で比
較し、ＩＦＡ＝ＳＵＬｏのとき出力線７６０を１１１１
ｔ、Ｉ ＦＡ＜５ＵＬｏのとき出力線７６１を” １
”とする。ＡＮＤゲート７７は線７５０と７６０、ＡＮ
Ｄゲー１−７８は線７５１と７６０、ＡＮＤゲー１−７
９は線７５０と７６１．ＡＮＩＴ）ゲート８０は線７５
１と７６１のアンド条件をそれぞれとり、その出力ＰＯ
〜Ｐ３を線７７０〜８００を介してストアマーク発生器
８１に与える。ストアマーク発生器８１は上記ＡＮＤゲ
ート７７０〜８００の出力ＰＯ〜Ｐ３、および５ＬＬｏ
（ビット２９．３０）、５ｔＪＬ。
較回路７６はＴＦＡ（ビット０〜２８）、ＳＵＬ。（ビ
ットＯ〜２８）を入力として同様に８バイ１一単位で比
較し、ＩＦＡ＝ＳＵＬｏのとき出力線７６０を１１１１
ｔ、Ｉ ＦＡ＜５ＵＬｏのとき出力線７６１を” １
”とする。ＡＮＤゲート７７は線７５０と７６０、ＡＮ
Ｄゲー１−７８は線７５１と７６０、ＡＮＤゲー１−７
９は線７５０と７６１．ＡＮＩＴ）ゲート８０は線７５
１と７６１のアンド条件をそれぞれとり、その出力ＰＯ
〜Ｐ３を線７７０〜８００を介してストアマーク発生器
８１に与える。ストアマーク発生器８１は上記ＡＮＤゲ
ート７７０〜８００の出力ＰＯ〜Ｐ３、および５ＬＬｏ
（ビット２９．３０）、５ｔＪＬ。
（ビット２９．３０）を入力とし、第４図（ａ）の論理
にしたがってストアマーク（Ａ、Ｂ、Ｃ，Ｄ）を線５４
０〜５７０に与える。ストアマークは２バイト単位で表
わす。こ＼で、” ｘ ”は、その出力がその入力値に
依存しないことを表わす。第４図（ｂ）は第４図（ａ）
の場合の８パイ１〜内でのｐｓｃの発生情況を図示した
ものである。
にしたがってストアマーク（Ａ、Ｂ、Ｃ，Ｄ）を線５４
０〜５７０に与える。ストアマークは２バイト単位で表
わす。こ＼で、” ｘ ”は、その出力がその入力値に
依存しないことを表わす。第４図（ｂ）は第４図（ａ）
の場合の８パイ１〜内でのｐｓｃの発生情況を図示した
ものである。
再び第１図を参照する。ＴＢＲ５は先取りされた命令を
格納するデータ部と、そのデータのＰＳＣの有無を示す
フラグ部より構成される。フラグは先取り命令２バイト
単位に１ビツト付加される。
格納するデータ部と、そのデータのＰＳＣの有無を示す
フラグ部より構成される。フラグは先取り命令２バイト
単位に１ビツト付加される。
命令読出し幅は８バイトである。第２図乃至第４図で説
明した先取り命令変更検出論理部４において報告された
先取り命令変更ビット（Ａ、Ｂ、Ｃ。
明した先取り命令変更検出論理部４において報告された
先取り命令変更ビット（Ａ、Ｂ、Ｃ。
Ｄ）は、データ線１１を介し、命令バッファ５のフラグ
部に格納される。格納位置は該当命令データと同一の位
置である。
部に格納される。格納位置は該当命令データと同一の位
置である。
ｒ ＢＲ５に先取りされた分岐先命令群は、データ線１
４を介し１命令ずつ取り出され、セラ１〜信号３３によ
り、ＴＲ６へ格納される。前述の如くＴＲ，６の命令は
デコーダ８でデコードされ、ＩＱ７にキューイングされ
た後、先行するすべての命令の実行完了後、ＩＱ７より
セレクタ３０を介して命令実行制御部３２へ取り出され
、実行が開始される。
４を介し１命令ずつ取り出され、セラ１〜信号３３によ
り、ＴＲ６へ格納される。前述の如くＴＲ，６の命令は
デコーダ８でデコードされ、ＩＱ７にキューイングされ
た後、先行するすべての命令の実行完了後、ＩＱ７より
セレクタ３０を介して命令実行制御部３２へ取り出され
、実行が開始される。
Ｔ ＲＲ５の先取り命令変更ビットも」二記命令の流九
と同様に処理される６すなわち１分岐先命令がＴＲ，６
に取り出された時、その命令のＰＳＣの有無を示すフラ
グもＩＢＲ５よりデータ線１３を介して取り出され、Ｉ
Ｒ，６へ格納される。次に、命令がＴＱ７にキューイン
グされるのと同時に、命令レジスタ６のフラグも、線１
５を介してＴＱ７のフラグへキューイングされる。従っ
て、ＴＱ７は各命令に対応してフラグ髪持つことになる
。
と同様に処理される６すなわち１分岐先命令がＴＲ，６
に取り出された時、その命令のＰＳＣの有無を示すフラ
グもＩＢＲ５よりデータ線１３を介して取り出され、Ｉ
Ｒ，６へ格納される。次に、命令がＴＱ７にキューイン
グされるのと同時に、命令レジスタ６のフラグも、線１
５を介してＴＱ７のフラグへキューイングされる。従っ
て、ＴＱ７は各命令に対応してフラグ髪持つことになる
。
命令がＩＱ７より取り出され、命令実行部１８へ転送さ
れると同時に、その命令のＰＳＣの有無を示すフラグも
、データ１７およびセレクタ３０を介し、制御線３８へ
現われる。これにより、実行へ進んだ命令のＰＳＣの有
無が制御線３８によって示される。制御線３８がオンの
時、すなわち、ｐｓｃが発生している時、命令実行制御
部３２は当該命令の実行を中止する。この制御線３８の
状態は命令読出し制御部９に与えられる。命令読出し制
御部９は、制御線３８がオンの時、リセット信号２２を
オンとして、先取りされたＴ Ｂ Ｒ，５の内容詮無効
化し、命令読出しを再度起動する。
れると同時に、その命令のＰＳＣの有無を示すフラグも
、データ１７およびセレクタ３０を介し、制御線３８へ
現われる。これにより、実行へ進んだ命令のＰＳＣの有
無が制御線３８によって示される。制御線３８がオンの
時、すなわち、ｐｓｃが発生している時、命令実行制御
部３２は当該命令の実行を中止する。この制御線３８の
状態は命令読出し制御部９に与えられる。命令読出し制
御部９は、制御線３８がオンの時、リセット信号２２を
オンとして、先取りされたＴ Ｂ Ｒ，５の内容詮無効
化し、命令読出しを再度起動する。
このように、第１図の構成によれば、分岐命令の分岐先
命令読出し時における先取り命令変更検出論理の抜けを
防止することができる。すべての命令読出しにおいて抜
けなく、先取り命令変更を検出するには、例えば先に述
べた特開昭５７−１８５５４５号のような方式を第１図
に取り入れ、その倹／Ｂ結果を、制御、Ｉ！３８とオア
して、命令実行制御部３２に報告すれば良い。
命令読出し時における先取り命令変更検出論理の抜けを
防止することができる。すべての命令読出しにおいて抜
けなく、先取り命令変更を検出するには、例えば先に述
べた特開昭５７−１８５５４５号のような方式を第１図
に取り入れ、その倹／Ｂ結果を、制御、Ｉ！３８とオア
して、命令実行制御部３２に報告すれば良い。
以上述べた如く、本発明によれば、分岐命令によって分
岐先命令が読出される場合１分岐先命令読出しアト１ノ
スと、その分岐命令に先行し、ストアが完了していない
すべてのストア命令のストア・アドレスと比較して、先
取りする命令がメモリ上で変更されることを検出するた
め、分岐先命令読出しを遅らせることなく、分岐先命令
読出し時における先取り命令変更検出論理の抜けが防止
でき、命令の処理効率の向上がもたらされる。
岐先命令が読出される場合１分岐先命令読出しアト１ノ
スと、その分岐命令に先行し、ストアが完了していない
すべてのストア命令のストア・アドレスと比較して、先
取りする命令がメモリ上で変更されることを検出するた
め、分岐先命令読出しを遅らせることなく、分岐先命令
読出し時における先取り命令変更検出論理の抜けが防止
でき、命令の処理効率の向上がもたらされる。
また、−１−記検出結果は命令に付随したフラグとして
命令バッファに記憶し、命令が実際に実行を開始する時
に、該命令に付随するフラグにより、その命令が先行す
るストア命令によって変更されたか否か判定し、変更さ
れた場合、命令バッファの無効化とメモリからの再読出
しを行うため、命令バッファの不必要な無効化とメモリ
の不必要な読出しが減少し、やはり命令の処理効率が向
」ニする。
命令バッファに記憶し、命令が実際に実行を開始する時
に、該命令に付随するフラグにより、その命令が先行す
るストア命令によって変更されたか否か判定し、変更さ
れた場合、命令バッファの無効化とメモリからの再読出
しを行うため、命令バッファの不必要な無効化とメモリ
の不必要な読出しが減少し、やはり命令の処理効率が向
」ニする。
第１図は本発明の情報処理装置の主要部の一実施例を示
すブロック図、第２図は第１図における先取り命令変更
検出論理部の詳細図、第３図は第２図におけるストアマ
ーク論理回路の詳細図、第４図（ａ）、（ｂ）は第３図
の動作例を示す図である９１・・・記憶制御装置、 ２
・・主記憶装置（メモリ）、３・・・ストア・アドレス
・キュー、４・・先取り命令変更検出論理部、５・・・
命令バッファ、６・命令レジスタ、７・・・命令キュー
、８・デコーダ、９・・・命令読出し制御部、 ２５・
・・命令デコード制御部、 ３２−命令実行制御部。 代理人弁理士 鈴 木 誠１パ１ 第１図 第２図 〈Ｏ□ −− Ｊ Ｊ ＮＮＪ Ｊ 二一コ 」フ 、フ −フ ーφｕ−１ψφ ■φ φψ
すブロック図、第２図は第１図における先取り命令変更
検出論理部の詳細図、第３図は第２図におけるストアマ
ーク論理回路の詳細図、第４図（ａ）、（ｂ）は第３図
の動作例を示す図である９１・・・記憶制御装置、 ２
・・主記憶装置（メモリ）、３・・・ストア・アドレス
・キュー、４・・先取り命令変更検出論理部、５・・・
命令バッファ、６・命令レジスタ、７・・・命令キュー
、８・デコーダ、９・・・命令読出し制御部、 ２５・
・・命令デコード制御部、 ３２−命令実行制御部。 代理人弁理士 鈴 木 誠１パ１ 第１図 第２図 〈Ｏ□ −− Ｊ Ｊ ＮＮＪ Ｊ 二一コ 」フ 、フ −フ ーφｕ−１ψφ ■φ φψ
Claims (1)
- （＋）先行する命令の実行と非同期にメモリから命令を
先読みして命令バッファに格納し、該命令バッファから
命令を順次取り出して実行する先行制御方式の情報処理
装置において、先行するストア命令のストア・アドレス
をストア動作が完了するまでの間保持しておく手段と、
分岐命令が取り出されると、該命令で指定される分岐命
令読出しアドレスとを前記保持しておいたス１へア・ア
ドレスと比較し、メモリより先読みする命令が先行する
ストア命令によって変更されるか否か検出する手段と、
前記検出結果をフラグとして前記命令バッファの命令に
付随して記憶する手段と、前記命令バッファから命令が
取り出されて実行されるとき、該命令に付随するフラグ
により該命令が先行するストア命令によって変更されて
いることを識別すると、前記命令バッファの内容を無効
とし、メモリから該変更された命令以後の読出しを行う
手段とを具備していることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186437A JPH0827718B2 (ja) | 1983-10-05 | 1983-10-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186437A JPH0827718B2 (ja) | 1983-10-05 | 1983-10-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6077241A true JPS6077241A (ja) | 1985-05-01 |
| JPH0827718B2 JPH0827718B2 (ja) | 1996-03-21 |
Family
ID=16188428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186437A Expired - Lifetime JPH0827718B2 (ja) | 1983-10-05 | 1983-10-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827718B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263339A (ja) * | 1985-09-13 | 1987-03-20 | Fujitsu Ltd | パイプライン制御方式 |
| JPS62224828A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 情報処理装置 |
| JPS63293639A (ja) * | 1987-05-18 | 1988-11-30 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 順序正しくないフエツチをモニタするための装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374857A (en) * | 1976-12-15 | 1978-07-03 | Fujitsu Ltd | Data processor |
| JPS5482140A (en) * | 1977-12-14 | 1979-06-30 | Hitachi Ltd | Information processor |
| JPS57185545A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Information processor |
| JPS57193843A (en) * | 1981-05-22 | 1982-11-29 | Mitsubishi Electric Corp | Pipeline computer |
| JPS58115680A (ja) * | 1981-12-28 | 1983-07-09 | Nec Corp | 情報処理装置 |
-
1983
- 1983-10-05 JP JP58186437A patent/JPH0827718B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374857A (en) * | 1976-12-15 | 1978-07-03 | Fujitsu Ltd | Data processor |
| JPS5482140A (en) * | 1977-12-14 | 1979-06-30 | Hitachi Ltd | Information processor |
| JPS57185545A (en) * | 1981-05-11 | 1982-11-15 | Hitachi Ltd | Information processor |
| JPS57193843A (en) * | 1981-05-22 | 1982-11-29 | Mitsubishi Electric Corp | Pipeline computer |
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| JPS62224828A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | 情報処理装置 |
| JPH06100968B2 (ja) * | 1986-03-25 | 1994-12-12 | 日本電気株式会社 | 情報処理装置 |
| JPS63293639A (ja) * | 1987-05-18 | 1988-11-30 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 順序正しくないフエツチをモニタするための装置 |
| JPH0552968B2 (ja) * | 1987-05-18 | 1993-08-06 | Ibm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0827718B2 (ja) | 1996-03-21 |
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