JPS63293639A - 順序正しくないフエツチをモニタするための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はプログラム記憶式ディジタル・コンピュータに
関し、更に具体的にいうと、順序正しいオペランド・フ
ェッチを必要とするコンピュータ・アーキテクチャにお
いて、プロセッサに対しては順序正しいフェッチが行な
われていると見せかけながら、順序正しくないオペラン
ド・フェッチを許容するディジタル装置に関する０本発
明は特にパイプライン式マルチプロセッサ・システムで
有用であり、所与のプロセッサ・ハードウェア設計でプ
ロセッサの性能を向上させることができる。

Ｂ、従来の技術 成るプロセッサ設計では、順序を変えて動作を行なわせ
ることによって性能上の利点を得ることができる。命令
セットの意味上の制限及び正しい結果を出すためには動
作を勝手に再構成できないようになっている順序上の制
限のため、プログラマはしばしばこのような動作の再構
成を利用することができない。

緊密に結合されたマルチプロセッサ・システムでは、動
作順序が狂うことによってデッドロック又は誤りのある
結果が生じる可能性がかなりある。

例えば、ＩＢＭ　　Ｓ／３７０アーキテクチヤでは。

動作はプログラムの順序どおりに行なわれるか又は順序
どおりに行なわれているように見えることが必要である
。特にオペランドのフェッチは順序正しく行なわれてい
るように見える必要があり、現在のプロセッサは現実に
オペランド・フェッチを順序どおり行なうことによって
この規則に従っている。

パイプライン式プロセッサでは、記憶命令のすぐ後にフ
ェッチが行なわれる場合に生じうる１種の順序外れ状態
をチェックすることが標準的に行なわれている。この場
合は、フェッチが正しくない順序で行なわれるのではな
くて、記憶の完了がパイプラインの中で遅れて生じるた
めのものである。従って、次のフェッチが行なわれる時
に記憶の結果がまだメモリ又はキャッシュに反映されて
いないことが起こりうる。この状態は、開始したがまだ
完了していない記憶動作のアドレスを保管し、次のフェ
ッチ・アドレスをこれらの記憶アドレスと比較すること
によってチェックされるが、これは゛オペランド記憶比
較″と呼ばれる機構である。アドレス一致したフェッチ
は記憶動作が完了するまで実行停止される。オペランド
記憶比較はパイプラインの長さによって決まる成る限ら
れた時間間隔だけ適用される。記憶動作がパイプライン
の完了点に到達すると、その記憶アドレスはオペランド
記憶比較の対象から取り除かれる。

米国特許第４４８４２６７号は成るキャッシュのライン
をストア・イン即ちメイン・メモリの更新を遅延させる
ものとして扱い、他のラインをストア・スルー即ちメイ
ン・メモリの更新を直ちに行なうものとして扱うように
したハイブリッド・キャッシュを示している。各ライン
がどのように扱われるかは動的に決められ、キャッシュ
・ディレクトリのフラグ・ビットによって示される。こ
のビットは例えば相互問合せのビットによってリセット
される。

米国特許第４１８９７７０号は可変長フィールド・オペ
ランドに対するキャッシュ・ミスの場合にそのライン全
体がメイン・メモリからキャッシュに転送されるのを待
たずにオペランドを直接命令ユニットに送るようにした
バイパス構成を示している。しかしこの米国特許はキャ
ッシュの動作には触れておらず、また順序外れのフェッ
チについても何も教示していない。

米国特許第４４３５７５９号はプロセッサの動作中の事
象を捕捉し記録するためのモニタ・システムを示してい
る。捕捉される事象の中には命令のアドレス及びキャッ
シュ・ミスが含まれる。

米国特許第４４００７７０号はキャッシュ・シノニムを
検出し処理するための手段を示している。

キャッシュ・シノニムは、速度及び便宜のためにキャッ
シュのアドレス動作を一部直接的に、一部連想的に行な
っているために生じる。キャッシュは例えば各セット当
り４つのラインを含む複数のライン・セットに分割され
、これらのセットは普通に直接にアドレスされる。セッ
ト内の適正ラインの選択は連想的に、即ち所与のアドレ
スとキャッシュ・ディレクトリに記憶されたライン・ア
ドレスとの一致によって行なわれる。アドレス変換を有
するＩＢＭ　　Ｓ／３７０では、所与のアドレスのうち
の変換されない下位ビット（１２ビツト）はライン・セ
ットを直接選択するために用いられ、変換される上位ビ
ットの一部はセット内のラインを連想的に選択するのに
用いられる。しかしキャッシュ内のセットの数が増える
と、セットを選択するための変換されない下位ビットの
数が不足し、変換される上位ビットの一部を使用するこ
とが必要になる。そこで、シノニム、即ち同一の実メモ
リ・ロケーションをもたらす複数の変換されるアドレス
が生じうる。このようなシノニムは、種々の理由のため
、検出され処理される必要がある。

この米国特許はこれらのシノニムをどのように見つける
かを教示している。キャッシュ・ミスの時。

すべての起りつるシノニムを発生し、即ち変換されるビ
ットのすべての起りうる組合せを調べ、キャッシュ・デ
ィレクトリでシノニムの存在をチェックする方式が取ら
れている。シノニムの検出時には、いくつかの行動のう
ちのどれかが行なわれる。

Ｃ０発明が解決しようとする問題点 本発明は目的は順序を変えて動作を実行できるようにす
ることにより性能を向上させるための装置を提供するこ
とである。

他の目的は順序どおりでないオペランド・フェッチと関
連する障害を識別することができる機構を提供すること
である。

他の、そしてより具体的な目的は、正規の概念上の順序
から外れて行なわれるフェッチと関連する障害を効率的
に検出でき、これによってマルチプロセッサ・システム
の性能を向上させることができる機構を提供することで
ある。

Ｄ５問題点を解決するための手段 オペランドの実際のフェッチ時点と、オペランドが正規
に順序どおりにフェッチされる場合のフェッチ時点との
間に生じるプロセッサ活動をモニタすることにより、順
序どおりでないオペランド・フェッチと関連する問題を
見つけることができる。

このようなプロセッサ活動としては、プロセッサによっ
て発生される記憶動作、他のプロセッサ及び構成要素に
よって発生される相互問合せ（ｃｒｏｓｓ　−ｉｎｔｅ
ｒｒｏｇａｔｅ）動作、プロセッサ番キャッシュ・ミス
、及びプロセッサ内の直列化事象が含まれる。

本発明は設計者によって与えられるフェッチ・スタック
の寸法によって決まる任意適宜の時間間隔にわたって適
用される。本発明は本当に順序どおりでないフェッチに
適用されるものであり、記憶の効果だけでなく、順序ど
おりでないフェッチを生じつる他のすべての事象を処理
する。フェッチは２通りの方法で順序外れになる。フェ
ッチはプログラムの中の適正な位置よりも早く生じるよ
うにすることもできれば、それよりも遅く生じるように
することもできる。性能上の利点を与え、そして本発明
が扱うのは、早期のフェッチである。

本発明の中心となる要素は正しくない順序で行なわれた
フェッチのアドレスを含むスタックである。これらのア
ドレスは、そのフェッチを生じた命令が適正な順序で処
理されるまでスタックにとどまる。もう１つの要素は、
スタック内のすべての有効なアドレスをテスト・アドレ
スと比較し。

一致又は不一致を示す信号を発生する比較手段である。

すべての記憶形式の命令のアドレス及びマルチプロセッ
サシステムにおける他のプロセッサからのすべての相互
問合せアドレスがテスト・アドレスとして用いられる。

これらのアドレスは、いずれも、順序外れのフェッチが
行なわれた場合にこのフェッチを正しくないものにする
可能性のある動作のアドレスである。これらのアドレス
信号のどれかが一致すれば、対応するフェッチ・アドレ
スが無効として記される。他の２つの事象即ちキャッシ
ュ・ミス及び直列化命令は順序外れのフェッチの多くが
無効になりうる可能性を与える。

これらの事象ではスタック全体が無効と記される。

無効にされたアドレスに対してプロセッサがとる行動は
、プロセッサが順序外れのフェッチを使用する特定の態
様に依存する０本発明の意図するところは、補正作用が
必要な場合プロセッサに警報信号を与えることである。

警報信号がない場合例えば無効と記されたアドレスがな
い場合は、関連するフェッチが順序正しくないフェッチ
にならなかったこと、従って得られる結果が、フェッチ
が順序正しく行なわれた場合と同様に正しいものになる
ことを表わす。

Ｅ、実施例 次に図面を参照して本発明の詳細な説明する。

第１図は順序正しくないフェッチを記入しモニタするた
めの機構を示している。正しくない順序で行なわれる各
フェッチ毎に、スタック１１９にエントリが記入される
。各エントリ１０１はフェッチが行なわれたアドレス、
そのフェッチと関連する命令のための識別タグ、エント
リの存在を示すだめのフル／エンプティ（Ｆ／Ｅ）ビッ
ト、及び有効性ビットよりなる。スタックに対してエン
トリがなされると、フル／エンプティ・ビットがフルに
セットされ、有効性ビットが有効にセットされる。スタ
ックは成る数のハードウェア・レジスタよりなる。成る
所与の時間では、いくつかのレジスタがエントリを持た
ないかも知れない。これらのレジスタのフル／エンプテ
ィ・ビットはエンプティにセットされる。一方、スタッ
クにエントリが来たときにすべてのレジスタが既にフル
になっていれば、その時はオーバフロー状態が生じ、オ
ーバフロー線１２１が活性化され、情報が失われたこと
を合図する。線１２１のオーバフロー線はＯＲゲート１
０９への１つの入力として供給される。

オーバフローの他にも、モニタすべき４種の事象がある
。これらの事象は順序どおりでないフェッチを不正確な
ものにしたり、又は、少なくとも、このようなフェッチ
を不正確にする可能性があるものであり、モニタする・
必要がある。第１の事象は、対応するフェッチよりも論
理的に早い記憶動作である。もしこのような記憶が、順
序どおりでないフェッチが行なわれたアドレスに対して
行なわれるならば、この時は明らかに、そのフェッチに
よって正しい新しい値を得ることができない、即ち、フ
ェッチは論理的には記憶の後に行なわれなければならな
いが記憶の前に行なわれたことになる。このような記憶
動作のアドレスはＯＲゲート１０７及び分配部１０５を
介して比較部１０３に供給され、スタック１１９の全ア
ドレスと比較される。もしスタック内のアドレスが記憶
アドレスと一致し、関連するフル／エンプティ・ビット
がフルであれば、その時は関連する有効性ビットは無効
にセットされる。後にわかるように、フル及び無効の表
示を有するエントリはその後の補正作用を必要とする。

第２図は対応するフェッチよりも論理的に早く生じる記
憶をチェックする構造を詳細に示している。フェッチ・
アドレスはスタック１１９を構成する複数のレジスタ１
２２に記憶される。各レジスタのアドレスは比較部１０
３の対応する比較回路１２４に供給される。各比較回路
１２４は分配部１０５及びＯＲゲート１０７を介して記
憶アドレスを受取る。もし比較回路１２４の１つから一
致出力が出れば、即ちレジスタ１２２のどれかのフェッ
チ・アドレスが記憶アドレスに等しければ、この時はＯ
Ｒゲート１２６を介して無効化出力が供給され、そのレ
ジスタに対する有効性ビット１２８を無効にセットする
。

第２の種類の事象は、もう１つのプロセッサからの相互
問合せ（ＸＩ）動作であり、これも記憶動作を含みうる
。これらのアドレスもＯＲゲート１０７、次に分配部１
０５に供給される。行なわれる行動は記憶アドレスに対
するものと同じである。

第３の種類の事象は直列化命令であり、この命令の場合
アーキテクチャは、直列化命令が完了する前にすべての
前の命令が完全に完了することを必要とする。この事象
ではスタック１１９の全エントリが無効にされねばなら
ない。直列化命令の発生はＯＲゲート１０９（第１図）
に供給され、その出力線１２３はＯＲゲート１２６（第
２図）に供給されて、すべての有効性ビット１２８を無
効にセットする。

第４の種類の事象はキャッシュ・ミスである。

この場合はキャッシュ・ミス表示をＯＲゲート１０９に
供給して全エントリを無効にする。厳密にいうと、キャ
ッシュ・ミスは順序正しくないフェッチで問題を生じな
い場合もあれば問題を生じる場合もあり、所与のキャッ
シュ・ミスが補正作用を必要とするものである否かを個
別に決めることが可能であろうが、性能上の理由から、
ここではキャッシュ・ミスがまれにしか生じないように
しており、従ってすべてのキャッシュ・ミス時に無効化
しても損失は大きくない。最後に、もしスタック１１９
がオーバフローを生じた場合はすべてのエントリを無効
にする方法をとっている。

スタックに対するエントリは順序正しくないフェッチが
行なわれる時に行なわれる。エントリは関連する命令が
゛′順序正しい″ものとなる時、即ち関連する命令がそ
の時デコードされている命令になる時、スタックから除
去される。命令がいつ順序正しいものになるかの定義は
プロセッサの組織に依存する。プロセッサは本発明の一
部でないので、ここでは単に″現在の″命令を示すもの
とする。現在の命令（現命令）１１１のタグは選択及び
エントリ・チェック機能部１１３に供給される。対応す
るタグを有するエントリが選択され、そのフル／エンプ
ティ・ビット及び有効性ビットが読取られる。エントリ
がフルで且つ有効である場合は順序どおりでないフェッ
チに問題はなく、補正は不要である。この結果は線１１
５で知らされる。エントリがフルで且つ無効ならば、こ
の場合は順序どおりでないフェッチに問題があり、プロ
セッサの側では何らかの補正作用が必要である。

この結果は線１１７で知らされる０行なわれる補正作用
のタイプはプロセッサの設計に依存し、本発明の一部で
はない。

第３図は線１１５．１１７の信号がどのように発生され
るかを詳しく示している。ここでもスタック１１９はフ
ェッチ・アドレスを含む複数のレジスタよりなる。各フ
ェッチ・アドレスには、有効性ビット１２８、フル／エ
ンプティ（Ｆ／Ｅ）ビット１２０及びタグ１１８が関連
している。勿論フェッチ・アドレス、有効性ビット、フ
ル／エンプティ・ビット及びタグはすべて１つのレジス
タの中に入っている。第３図に示されている各データの
分割表示は各レジスタに記憶されるデータの性質を概念
化する意図で行なわれているだけである。フル／エンプ
ティ・ビット１２０はその対応するレジスタがフルであ
るか又はエンプティであるかを示す信号を供給し、有効
性ビット１２８はレジスタ内のフェッチ・アドレスが有
効であるか又は無効であるかを示す信号を供給する。こ
れらの信号はエントリ・チェック論理１２５に供給され
る。各アドレスのタグは対応する比較回路１３０に供給
される。すべての比較回路１３０は現命令のタグ１１１
を受取り、どの比較回路が出力を発生するかに依存して
、即ち、現命令のタグがスタック１１９のレジスタ１２
２に記憶されたフェッチ・アドレスのどのタグに等しい
かに依存して、対応するエントリ・チェック論理１２５
が付勢され、線１１５又は１１７に出力を発生する。

第４図はＡＮＤゲート１３２〜１３６及びＯＲゲート１
３８よりなるエントリ・チェック論理１２５を示してい
る。ＡＮＤゲート１３２はアドレスが無効であることを
示す有効性ビット１２８からの線１２９の信号、フェッ
チ・アドレス・レジスタがフルであることを示すフル／
エンプティ・ビット１２０からの線１２７の信号、及び
タグ一致を示す比較回路１３０からの線１３１の付勢信
号を受取り、線１１７に、フェッチ・アドレス・レジス
タがフルで無効であることを示す出力を発生する。同様
にＡＮＤゲート１３４も線１３１の信号によって付勢さ
れ、線１２７のフル信号を受取るが、線１２９の有効信
号を受取り、フェッチ・アドレス・レジスタがフルで有
効であることを示す出力を発生する。ＡＮＤゲート１３
６も線１３１の信号によって付勢されるが、これはフル
／エンプティ・ビット１２０からの線１２７のエンプテ
ィ信号を受取り、フェッチ・アドレス・レジスタがエン
プティであることを示す信号を発生する。

ＡＮＤゲート１３４，１３６からの出力はＯＲゲート１
３８で組合され、フェッチ・アドレス・レジスタがエン
プティであるか又はフルで有効であるかを示す信号を線
１１５に発生する。

勿論、Ｓ／３７０アーキテクチヤでは、レジスタ・ツー
・レジスタ（Ｒｅｇｉｓｔｅｒ　−ｔｏ　−Ｒｅｇｉｓ
ｔｅｒ）（ＲＲ）命令のような、フェッチを伴わない命
令がある。これらの命令の場合は、ここでは、関連する
命令のタグをつけてスタック１１９にエントリを記入し
、フル／エンプティ・ビットをエンプティにセットする
ようにしている。この命令が現命令になる場合、選択及
びエントリ・チェック機能部１１３は線１１５に、補正
が不要であることを示す信号を発生する。代替的には、
このような命令ではスタック１１９にエントリを記入し
ないようにし、選択及びエントリ・チェック機能部１３
３がスタックの中に一部タグを見つけなかった時に線１
１５に信号を発生するようにすることもできる。

要するに、順序外れのフェッチの結果として２種類の障
害が生じうる。１つは、実行されているプログラムの正
しさに関するものであり、もう１つは、別のプロセッサ
が何を見るかに関するものである。実行されているプロ
グラムの正しさを維持するためには、すべての記憶動作
をモニタし、これらの記憶動作が、プリフェッチされた
ものを変えつつあるか、即ち、プリフェッチされたが、
プログラムに従えば、記憶が行なわれた後にフェッチさ
れるべきであったデータを変えつつあるかを調べる必要
がある。

同じメモリに接続された２つ以上のプロセッサを有する
システムでは、１つのプロセッサの取る行動が、もう１
つのプロセッサにとっては、メモリの変化即ち記憶動作
になる場合が生じつる。例えば、プロセッサ１がロケー
ションＡに新しい値を記憶する場合、プロセッサ２は、
ロケーションＡからフェッチする際に、そのフェッチが
記憶の前に行なわれたか又は後に行なわれたかに依存し
て古い値又は新しい値のいずれかを読取ることになる。

同様に、プロセッサ２がロケーションＢに記憶し、プロ
セッサ１がロケーションＢからフェッチすることがある
が、もしフェッチ及び記憶が正しい順序に保たれなけれ
ば、いずれかのプロセッサが論理的にありえない状態に
出合うことが起りうる、即ち、例えばＢの前にＡが生じ
たりＡの前にＢが生じたりすることが起りうる。この障
害は、このような障害を起こしうる条件、具体的には、
相互問合せ及びキャッシュ・ミスをモニタすることによ
り回避される。

本発明は、順序どおりでないフェッチを許容することに
より、成るプロセッサにおいて性能上の利点を与える。

オペランドの実際のフェッチ時点と、オペランドが正規
に順序正しくフェッチされる場合のフェッチ時点との間
に生じる関連プロセッサの活動をモニタすることにより
１問題のある順序外れのフェッチを見つけ出し、補正行
動を取ることができる。比較手段はスタックのすべての
アドレスをテスト・アドレスと比較し、一致又は不一致
を示す信号を発生する。もしこれらのアドレス信号のど
れかが一致であれば、対応するフェッチ・アドレスが無
効として記される。キャッシュ・ミス又は直列化命令の
場合も、順序どおりでないフェッチが無効となる可能性
があり、そのため、スタック全体が無効として記される
。

Ｃ０発明の効果 本発明によれば、論理的に正しくない順序でフェッチし
ても、そのフェッチが問題を生じるか否かをモニタし識
別し解決できるから、このようなフェッチの利用によっ
てコンピュータ・システムの性能を、誤動作の問題なし
に向上させることができる。

【図面の簡単な説明】

第１図は本発明に従って、順序正しくないフェッチを記
入しモニタする機構のブロック図である。 第２図は第１図の機構の分配部、比較部及びスタック構
造を詳細に示すブロック図である。 第３図は第１図の機構のエントリ・チェック機能部及び
スタック構造を詳細に示すブロック図である。 第４図は第３図のエントリ・チェック部の論理を示すブ
ロック図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 オペランドをフェッチし、それに従つて命令を実行する
   コンピュータにおいて順序正しくないフェッチをモニタ
   するための装置であつて、 Ｍ個の順序正しくないフェッチのアドレスであつて、そ
   の各々が関連の有効性ビットを持つようにされたアドレ
   スを保持するためのＮ個（ＮはＭ以上の数）のエントリ
   を有するスタックと、上記スタック内のアドレスと所定
   のテスト・アドレスとを比較するための比較手段と、 上記テスト・アドレスと一致するアドレスの有効性ビッ
   トを無効にセットするための手段と、記憶アドレス及び
   相互問合せアドレスを上記所定のテスト・アドレスとし
   て選択するための手段と、 上記スタック内のアドレスを、これが表わす命令と関連
   させると共に、上記命令がその適正な順序で処理される
   時にそのアドレスを削除するための手段と、 を有することを特徴とする、順序正しくないフェッチを
   モニタするための装置。