JPH0552968B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はプログラム記憶式デイジタル・コンピ
ユータに関し、更に具体的にいうと、順序正しい
オペランド・フエツチを必要とするコンピユー
タ・アーキテクチヤにおいて、プロセツサに対し
ては順序正しいフエツチが行なわれていると見せ
かけながら、順序正しくないオペランド・フエツ
チを許容するデイジタル装置に関する。本発明は
特にパイプライン式マルチプロセツサ・システム
で有用であり、所与のプロセツサ・ハードウエア
設計でプロセツサの性能を向上させることができ
る。

Ｂ 従来の技術 或るプロセツサ設計では、順序を変えて動作を
行なわせることによつて性能上の利点を得ること
ができる。命令セツトの意味上の制限及び正しい
結果を出すためには動作を勝手に再構成できない
ようになつている順序上の制限のため、プログラ
マはしばしばこのような動作の再構成を利用する
ことができない。

緊密に結合されたマルチプロセツサ・システム
では、動作順序が狂うことによつてデツドロツク
又は誤りのある結果が生じる可能性がかなりあ
る。例えば、IBN Ｓ／370アーキテクチヤでは、
動作はプログラムの順序どおりに行なわれるか又
は順序どおりに行なわれているように見えること
が必要である。特にオペランドのフエツチは順序
正しく行なわれているように見える必要があり、
現在のプロセツサは現実にオペランド・フエツチ
を順序どおり行なうことによつてこの規則に従つ
ている。

パイプライン式プロセツサでは、記憶命令のす
ぐ後にフエツチが行なわれる場合に生じうる１種
の順序外れ状態をチエツクすることが標準的に行
なわれている。この場合は、フエツチが正しくな
い順序で行なわれるのではなくて、記憶の完了が
パイプラインの中で遅れて生じるためのものであ
る。従つて、次のフエツチが行なわれる時に記憶
の結果がまだメモリ又はキヤツシユに反映されて
いないことが起こりうる。この状態は、開始した
がまだ完了していない記憶動作のアドレスを保管
し、次のフエツチ・アドレスをこれらの記憶アド
レスと比較することによつてチエツクされるが、
これは“オペランド記憶比較”と呼ばれる機構で
ある。アドレス一致したフエツチは記憶動作が完
了するまで実行停止される。オペランド記憶比較
はパイプラインの長さによつて決まる或る限られ
た時間間隔だけ適用される。記憶動作がパイプラ
インの完了点に到達すると、その記憶アドレスは
オペランド記憶比較の対象から取り除かれる。

米国特許第4484267号は或るキヤツシユのライ
ンをストア・イン即ちメイン・メモリの更新を遅
延させるものとして扱い、他のラインをストア・
スルー即ちメイン・メモリの更新を直ちに行なう
ものとして扱うようにしたハイブリツド・キヤツ
シユを示している。各ラインがどのように扱われ
るかは動的に決められ、キヤツシユ・デイレクト
リのフラグ・ビツトによつて示される。このビツ
トは例えば相互間合せのビツトによつてリセツト
される。

米国特許第4189770号は可変長フイールド・オ
ペランドに対するキヤツシユ・ミスの場合にその
ライン全体がメイン・メモリからキヤツシユに転
送されるのを待たずにオペランドを直接命令ユニ
ツトに送るようにしたバイパス構成を示してい
る。しかしこの米国特許はキヤツシユの動作には
触れておらず、また順序外れのフエツチについて
も何も教示していない。

米国特許第4435759号はプロセツサの動作中の
事象を捕捉し記憶するためのモニタ・システムを
示している。捕捉される事象の中には命令のアド
レス及びキヤツシユ・ミスが含まれる。

米国特許第4400770号はキヤツシユ・シノニム
を検出し処理するための手段を示している。キヤ
ツシユ・シノニムは、速度及び便宜のためにキヤ
ツシユのアドレス動作を一部直接的に、一部連想
的に行なつているために生じる。キヤツシユは例
えば各セツト当り４つのラインを含む複数のライ
ン・セツトに分割され、これらのセツトは普通に
直接にアドレスされる。セツト内の適正ラインの
選択は連想的に、即ち所与のアドレスとキヤツシ
ユ・デイレクトリに記憶されたライン・アドレス
との一致によつて行なわれる。アドレス変換を有
するIBN Ｓ／370では、所与のアドレスのうち
の変換されない下位ビツト（12ビツト）はライ
ン・セツトを直接選択するために用いられ、変換
される上位ビツトの一部はセツト内のラインを連
想的に選択するのに用いられる。しかしキヤツシ
ユ内のセツトの数が増えると、セツトを選択する
ための変換されない下位ビツトの数が不足し、変
換される上位ビツトの一部を使用することが必要
になる。そこで、シノニム、即ち同一の実メモ
リ・ロケーシヨンをもたらす複数の変換されるア
ドレスが生じうる。このようなシノニムは、種々
の理由のため、検出され処理される必要がある。
この米国特許はこれらのシノニムをどのように見
つけるかを教示している。キヤツシユ・ミスの
時、すべての起りうるシノニムを発生し、即ち変
換されるビツトのすべての起りうる組合せを調
べ、キヤツシユ・デイレクトリでシノニムの存在
をチエツクする方式が取られている。シノニムの
検出時には、いくつかの行動のうちのどれかが行
なわれる。

Ｃ 発明が解決しようとする問題点 本発明は目的は順序を変えて動作を実行できる
ようにすることにより性能を向上させるための装
置を提供することである。

他の目的は順序どおりでないオペランド・フエ
ツチと関連する障害を識別することができる機構
を提供することである。

他の、そしてより具体的な目的は、正規の概念
上の順序から外れて行なわれるフエツチと関連す
る障害を効率的に検出でき、これによつてマルチ
プロセツサ・システムの性能を向上させることが
できる機構を提供することである。

Ｄ 問題点を解決するための手段 オペランドを実際のフエツチ時点と、オペラン
ドが正規に順序どおりにフエツチされる場合のフ
エツチ時点との間に生じるプロセツサ活動をモニ
タすることにより、順序どおりでないオペラン
ド・フエツチと関連する問題を見つけることがで
きる。このようなプロセツサ活動としては、プロ
セツサによつて発生される記憶動作、他のプロセ
ツサ及び構成要素によつて発生される相互問合せ
（cross−interrogate）動作、プロセツサ・キヤ
ツシユ・ミス、及びプロセツサ内の直列化事象が
含まれる。

本発明は設計者によつて与えられるフエツチ・
スタツクの寸法によつて決まる任意適宜の時間間
隔にわたつて適用される。本発明は本当に順序ど
おりでないフエツチに適用されるものであり、記
憶の効果だけでなく、順序どおりでないフエツチ
を生じうる他のすべての事象を処理する。フエツ
チは２通りの方法で順序外れになる。フエツチは
プログラムの中の適正な位置よりも早く生じるよ
うにすることもできれば、それよりも遅く生じる
ようにすることもできる。性能上の利点を与え、
そして本発明が扱うのは、早期のフエツチであ
る。

本発明の中心となる要素は正しくない順序で行
なわれたフエツチのアドレスを含むスタツクであ
る。これらのアドレスは、そのフエツチを生じた
命令が適正な順序で処理させるまでスタツクにと
どまる。もう１つの要素は、スタツク内のすべて
の有効なアドレスをテスト・アドレスと比較し、
一致又は不一致を示す信号を発生する比較手段で
ある。すべての記憶形式の命令のアドレス（記憶
アドレス）、及びマルチプロセツサシステムにお
ける他のプロセツサからのすべての相互問合わせ
動作によるアドレス（相互問合せアドレス）がテ
ストアドレスとして用いられる。これらのアドレ
スは、いずれも、順序外れのフエツチが行なわれ
た場合にこのフエツチを正しくないものにする可
能性のある動作のアドレスである。これらのアド
レス信号のどれかが一致すれば、対応するフエツ
チ・アドレスが無効として記される。他の２つの
事象即ちキヤツシユ・ミス及び直列化命令は順序
外れのフエツチの多くが無効になりうる可能性を
与える。これらの事象ではスタツク全体が無効と
記される。

無効にされたアドレスに対してプロセツサがと
る行動は、プロセツサが順序外れのフエツチを使
用する特定の態様に依存する。本発明の意図する
ところは、補正作用が必要な場合プロセツサに警
報信号を与えることである。警報信号がない場合
例えば無効と記されたアドレスがない場合は、関
連するフエツチが順序正しくないフエツチになら
なかつたこと、従つて得られる結果が、フエツチ
が順序正しく行なわれた場合と同様に正しいもの
になることを表わす。

Ｅ 実施例 次に図面を参照して本発明の実施例を説明す
る。第１図は順序正しくないフエツチを記入しモ
ニタするための機構を示している。正しくない順
序で行なわれる各フエツチ毎に、スタツク１１９
にエントリが記入される。各エントリ１０１はフ
エツチが行なわれたアドレス、そのフエツチと関
連する命令のための識別タグ、エントリの存在を
示すためのフル／エンプテイ（Ｆ／Ｅ）ビツト、
及び有効性ビツトよりなる。スタツクに対してエ
ントリがなされると、フル／エンプテイ・ビツト
がフルにセツトされ、有効性ビツトが有効にセツ
トされる。スタツクは或る数のハードウエア・レ
ジスタよりなる。或る所与の時間では、いつくか
のレジスタがエントリを持たないかも知れない。
これらのレジスタのフル／エンプテイ・ビツトは
エンプテイにセツトされる。一方、スタツクにエ
ントリが来たときにすべてのレジスタが既にフル
になつていれば、その時はオーバフロー状態が生
じ、オーバフロー線１２１が活性化され、情報が
失われたことを合図する。線１２１のオーバフロ
ー線はORゲート１０９への１つの入力として供
給される。

オーバフローの他にも、モニタすべき４種の事
象がある。これらの事象は順序どおりでないフエ
ツチを不正確なものにしたり、又は、少なくと
も、このようなフエツチを不正確にする可能性が
あるものであり、モニタする必要がある。第１の
事象は、対応するフエツチよりも論理的に早い記
憶動作である。もしこのような記憶が、順序どお
りでないフエツチが行なわれたアドレスに対して
行なわれるならば、この時は明らかに、そのフエ
ツチによつて正しい新しい値を得ることができな
い、即ち、フエツチは論理的には記憶の後に行な
われなければならないが記憶の前に行なわれたこ
とになる。このような記憶動作のアドレスはOR
ゲート１０７及び分配部１０５を介して比較部１
０３に供給され、スタツク１１９の全アドレスと
比較される。もしスタツク内のアドレスが記憶ア
ドレスと一致し、関連するフル／エンプテイ・ビ
ツトがフルであれば、その時は関連する有効性ビ
ツトは無効にセツトされる。後にわかるように、
フル及び無効の表示を有するエントリはその後、
例えばフエツチを記憶の後に行うようにする等の
補正作用を必要とする。

第２図は対応するフエツチよりも論理的に早く
生じる記憶をチエツクする構造を詳細に示してい
る。フエツチ・アドレスはスタツク１１９を構成
する複数のレジスタ１２２に記憶される。各レジ
スタのアドレスは比較部１０３の対応する比較回
路１２４に供給される。各比較回路１２４は分配
部１０５及びORゲート１０７を介して記憶アド
レスを受取る。もし比較回路１２４の１つから一
致出力が出れば、即ちレジスタ１２２のどれかの
フエツチ・アドレスが記憶アドレスに等しけれ
ば、この時はORゲート１２６を介して無効化出
力が供給され、そのレジスタに対する有効性ビツ
ト１２８を無効にセツトする。

第２の種類の事象は、もう１つのプロセツサか
らの相互問合せ（XI）動作であり、これも記憶
動作を含みうる。これらのアドレスもORゲート
１０７、次に分配部１０５に供給される。行なわ
れる行動は記憶アドレスに対するものと同じであ
る。

第３の種類の事象は直列化命令であり、この命
令の場合アーキテクチヤは、直列化命令が完了す
る前にすべての前の命令が完全に完了することを
必要とする。この事象ではスタツク１１９の全エ
ントリが無効にされねばならない。直列化命令の
発生はORゲート１０９（第１図）に供給され、
その出力線１２３はORゲート１２６（第２図）
に供給されて、すべての有効性ビツト１２８を無
効にセツトする。

第４の種類の事象はキヤツシユ・ミスである。
この場合はキヤツシユ・ミス表示をORゲート１
０９に供給して全エントリを無効にする。厳密に
いうと、キヤツシユ・ミスは順序正しくないフエ
ツチで問題を生じない場合もあれば問題を生じる
場合もあり、所与のキヤツシユ・ミスが補正作用
を必要とするものである否かを個別に決めること
が可能であろうが、性能上の理由から、ここでは
キヤツシユ・ミスがまれにしか生じないようにし
ており、従つてすべてのキヤツシユ・ミス時に無
効化しても損失は大きくない。最後に、もしスタ
ツク１１９がオーバフローを生じた場合はすべて
のエントリを無効にする方法をとつている。

スタツクに対するエントリは順序正しくないフ
エツチが行なわれる時に行なわれる。エントリは
関連する命令が“順序正しい”ものとなる時、即
ち関連する命令がその時デコードされている命令
になる時、スタツクから除去される。命令がいつ
順序正しいものになるかの定義はプロセツサの組
織に依存する。プロセツサは本発明の一部でない
ので、ここでは単に“現在の”命令を示すものと
する。現在の命令（現命令）１１１のタグは選択
及びエントリ・チエツク機能部１１３に供給され
る。対応するタグを有するエントリが選択され、
そのフル／エンプテイ・ビツト及び有効性ビツト
が読取られる。エントリがフルで且つ有効である
場合は順序どおりでないフエツチに問題はなく、
補正は不要である。この結果は線１１５で知らさ
れる。エントリがフルで且つ無効ならば、この場
合は順序どおりでないフエツチに問題があり、プ
ロセツサの側では何らかの補正作用が必要であ
る。この結果は線１１７で知らされる。行なわれ
る補正作用のタイプはプロセツサの設計に依存
し、本発明の一部ではない。

第３図は線１１５，１１７の信号がどのように
発生されるかを詳しく示している。ここでもスタ
ツク１１９はフエツチ・アドレスを含む複数のレ
ジスタよりなる。各フエツチ・アドレスには、有
効性ビツト１２８、フル／エンプテイ（Ｆ／Ｅ）
ビツト１２０及びタグ１１８が関連している。勿
論フエツチ・アドレス、有効性ビツト、フル／エ
ンプテイ・ビツト及びタグはすべて１つのレジス
タの中に入つている。第３図に示されている各デ
ータの分割表示は各レジスタに記憶されるデータ
の性質を概念化する意図で行なわれているだけで
ある。フル／エンプテイ・ビツト１２０はその対
応するレジスタがフルであるか又はエンプテイで
あるかを示す信号を供給し、有効性ビツト１２８
はレジスタ内のフエツチ・アドレスが有効である
か又は無効であるかを示す信号を供給する。これ
らの信号はエントリ・チエツク論理１２５に供給
される。各アドレスのタグは対応する比較回路１
３０に供給される。すべての比較回路１３０は現
命令のタグ１１１を受取り、どの比較回路が出力
を発生するかに依存して、即ち、現命令のタグが
スタツク１１９のレジスタ１２２に記憶されたフ
エツチ・アドレスのどのタグに等しいかに依存し
て、対応するエントリ・チエツク論理１２５が付
勢され、線１１５又は１１７に出力を発生する。

第４図はANDゲート１３２〜１３６及びORゲ
ート１３８よりなるエントリ・チエツク論理１２
５を示している。ANDゲート１３２はアドレス
が無効であることを示す有効性ビツト１２８から
の線１２９の信号、フエツチ・アドレス・レジス
タがフルであることを示すフル／エンプテイ・ビ
ツト１２０からの線１２７の信号、及びタグ一致
を示す比較回路１３０からの線１３１の付勢信号
を受取り、線１１７に、フエツチ・アドレス・レ
ジスタがフルで無効であることを示す出力を発生
する。同様にANDゲート１３４も線１３１の信
号によつて付勢され、線１２７のフル信号を受取
るが、線１２９の有効信号を受取り、フエツチ・
アドレス・レジスタがフルで有効であることを示
す出力を発生する。ANDゲート１３６も線１３
１の信号によつて付勢されるが、これはフル／エ
ンプテイ・ビツト１２０からの線１２７のエンプ
テイ信号を受取り、フエツチ・アドレス・レジス
タがエンプテイであることを示す信号を発生す
る。ANDゲート１３４，１３６からの出力はOR
ゲート１３８で組合され、フエツチ・アドレス・
レジスタがエンプテイであるか又はフルで有効で
あるかを示す信号を線１１５に発生する。

勿論、Ｓ／370アーキテクチヤでは、レジス
タ・ツー・レジスタ（Register−to−Register）
（RR）命令のような、フエツチを伴わない命令
がある。これらの命令の場合は、ここでは、関連
する命令のタグをつけてスタツク１１９にエント
リを記入し、フル／エンプテイ・ビツトをエンプ
テイにセツトするようにしている。この命令が現
命令になる場合、選択及びエントリ・チエツク機
能部１１３は線１１５に、補正が不要であること
を示す信号を発生する。代替的には、このような
命令ではスタツク１１９にエントリを記入しない
ようにし、選択及びエントリ・チエツク機能部１
３３がスタツクの中に一致タグを見つけなかつた
時に線１１５に信号を発生するようにすることも
できる。

要するに、順序外れのフエツチの結果として２
種類の障害が生じうる。１つは、実行されている
プログラムの正しさに関するものであり、もう１
つは、別のプロセツサが何を見るかに関するもの
である。実行されているプログラムの正しさを維
持するためには、すべての記憶動作をモニタし、
これらの記憶動作が、プリフエツチされたものを
変えつつあるか、即ち、プリフエツチされたが、
プログラムに従えば、記憶が行なわれた後にフエ
ツチされるべきであつたデータを変えつつあるか
を調べる必要がある。

同じメモリに接続された２つ以上のプロセツサ
を有するシステムでは、１つのプロセツサの取る
行動が、もう１つのプロセツサにとつては、メモ
リの変化即ち記憶動作になる場合が生じうる。例
えば、プロセツサ１がロケーシヨンＡに新しい値
を記憶する場合、プロセツサ２は、ロケーシヨン
Ａからフエツチする際に、そのフエツチが記憶の
前に行なわれたか又は後に行なわれたかに依存し
て古い値又は新しい値のいずれかを読取ることに
なる。同様に、プロセツサ２がロケーシヨンＢに
記憶し、プロセツサ１がロケーシヨンＢからフエ
ツチすることがあるが、もしフエツチ及び記憶が
正しい順序に保たれなければ、いずれかのプロセ
ツサが論理的にありえない状態に出合うことが起
りうる、即ち、例えばＢの前にＡが生じたりＡの
前にＢが生じたりすることが起りうる。この障害
は、このような障害を起こしうる条件、具体的に
は、相互問合せ及びキヤツシユ・ミスをモニタす
ることにより回避される。

本発明は、順序どおりでないフエツチを許容す
ることにより、或るプロセツサにおいて性能上の
利点を与える。オペランドの実際のフエツチ時点
と、オペランドが正規に順序正しくフエツチされ
る場合のフエツチ時点との間に生じる関連プロセ
ツサの活動をモニタすることにより、問題のある
順序外れのフエツチを見つけ出し、補正行動を取
ることができる。比較手段はスタツクのすべての
アドレスをテスト・アドレスと比較し、一致又は
不一致を示す信号を発生する。もしこれらのアド
レス信号のどれかが一致であれば、対応するフエ
ツチ・アドレスが無効として記される。キヤツシ
ユ・ミス又は直列化命令の場合も、順序どおりで
ないフエツチが無効となる可能性があり、そのた
め、スタツク全体が無効として記される。

Ｃ 発明の効果 本発明によれば、論理的に正しくない順序でフ
エツチしても、そのフエツチが問題を生じるか否
かをモニタし識別し解決できるから、このような
フエツチの利用によつてコンピユータ・システム
の性能を、誤動作の問題なしに向上させることが
できる。

【図面の簡単な説明】

第１図は本発明に従つて、順序正しくないフエ
ツチを記入しモニタする機構のブロツク図であ
る。第２図は第１図の機構の分配部、比較部及び
スタツク構造を詳細に示すブロツク図である。第
３図は第１図の機構のエントリ・チエツク機能部
及びスタツク構造を詳細に示すブロツク図であ
る。第４図は第３図のエントリ・チエツク部の論
理を示すブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ オペランドをフエツチし、それに従つて命令
   を実行するコンピユータにおいて順序正しくない
   フエツチをモニタするための装置であつて、 (a) Ｍ個の順序正しくないフエツチのアドレスを
   保持するためのＮ個（ＮはＭ以上の数）のエン
   トリを有し、上記アドレスの各々が当該各アド
   レスについての有効性ビツト及び上記スタツク
   のアドレスにエントリがあるときにフルにセツ
   トされるフル／エンプテイ・ビツトを持つスタ
   ツクと、 (b) 上記スタツク内のアドレスと所定のテスト・
   アドレスとを比較するための比較手段と、 (c) 上記テスト・アドレスと一致するアドレスの
   有効性ビツトを無効にセツトするための手段
   と、 (d) 上記スタツク内のアドレスと関連する命令を
   識別するために、 (i) その時デコードされている命令に対応する
   上記スタツク内のエントリを選択するための
   手段と、 (ii) 該命令が関連するアドレスに対応する上記
   フル／エンプテイ・ビツト及び上記有効性ビ
   ツトをチエツクすると共に、該フル／エンプ
   テイ・ビツトがフルにセツトされかつ該有効
   性ビツトが無効とセツトされているときに補
   正作用が要求されることをプロセツサに知ら
   せる手段と を有する識別手段と、該関連する命令がその時デ
   コードされている命令となるときに上記アドレス
   を上記スタツクから削除するための手段と を有することを特徴とする上記装置。