JPH02103656A - 主記憶参照の遂次化制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数のＣＰＵが主記憶装置を共有する情報処理装置にお
けるＣＰＬＩ間での主記憶参照の逐次化制御方式に関し
。

逐次化後の上記ｔ１！アクセス開始を可能な限り早期化
して、複数ＣＰＵによる並列処理性能を向上させること
を目的とし 複数のＣＰＵと、これら複数のＣＰＵにより共有される
主記憶装置とからなり、各ＣＰＵには高速小容量のキャ
ッシュが設けられて主記憶装置とともに階層化された記
憶装置が構成されている情報処理装置において、１つの
ＣＰＵが他の全てのＣＰＵに対して主記憶参照の逐次化
を行う場合。

他の全てのＣＰＵに対しまず逐次化を通知し、他のＣＰ
Ｕから同様な逐次化の通知が無いかあるいは自ＣＰＬＩ
が先に逐次化を行おうとする場合には直ちに自ＣＰＵの
主記憶参照を許すように構成した。

〔産業上の利用分野〕

本発明は、複数のｃｐｕが主記憶装置を共有する情報処
理装置におけるＣＰＵ間での主記憶参照の逐次化制御方
式に関する。

〔背景〕

一般にＣＰＵから主記憶装置へのフヱッチあるいはスト
アアクセスは、１ｆｆｉ常、複数並行して行われるが、
それらのアクセスは、命令の規定された順序にしたがい
、また１つの命令についてはオペランドの規定された単
位と順序にしたがって行われたのと同じ結果となること
が保証される必要がある。

また主記憶装置が複数のＣＰＵによって共有されている
情報処理装置では、各ｃｐｕが主起ｔα装置上の共通領
域を用いて連携して処理を行うとき。

あるＣＰＵが行った複数のストアが、他のＣＰＵから実
行順序にしたがって観測されるように保証することが規
定されている場合がある。

この場合はさらに、いくつかの命令あるいは割込み処理
のある操作が行われたとき、ｃｐｕがそれに先行して行
った主記憶装置のアクセスを全て完了してから後続の主
起↑、’！’Ｊａアクセスを行うように　他のＣＰＵで
観測されることを保証することが通常規定される。この
保証のための処理は。

逐次化と呼ばれる。

このような複数のＣＰＵ間における主記憶アクセスの逐
次化処理は、高速に実行できることがＣＰＵの並列処理
性能を高めるために望まれている。

〔従来の技術］ 第８図は本発明が対象とするタイプの情報処理装置の従
来例構成を示す。

第８図において、１−０．１−１．・・・・・・、１−
Ｎは並列に動作するＮ＋１台のＣＰＵである（Ｎは１よ
り大きい整数）。２は各ＣＰＵからのアクセス要求を処
理する記憶制御装置ＭＣＵ、また３は各ＣＰＵにより共
有される主記憶装置ＭＳＵ。

である。

さらに各ＣＰＵには、４−０ないし４−Ｎで示される高
速小容量バッファのキャンシュが設けられており、それ
ぞれ主記憶装置ＭＳＵとともに階層化され記憶装置を構
成している。また各ＣＰＵには、５−Ｏないし５−Ｎで
示される命令制御部があり、パイプラインによる命令の
実行側ｊ′ｎを行っている。

これらキャッシュの制御方法には、ストアインとストア
スルーがある。ストアインは、ストアをストア実行時点
ではキャッシュにだけ反映し、逐次化を行う時点つまり
他ＣＰＵに自ＣＰＩＪのストアを全て反映させる時点に
まとめて主記憶装置ＭＳＵに反映させる方法である。ま
たストアスルーは、常時ストアを主記憶装置ＭＳＵにま
で反映させる方法である。

逐次化処理は、キャッシュ制御方法がストアインかスト
アスルーかで大きく異なってくる。以下。

それぞれの場合についての例を示す。

ストアインの場合には、しばしばプライベートパブリッ
クの別により制御を分けており、パブリックの領域に対
しては、たとえば逐次化時点でキャッシュの内容を上記
ｔα装置ＭＳＵに反映し、その後キヤノンユを無効化し
てから後続の主記憶アクセスを行い、主記憶装置ＭＳＵ
上の最新のデータが取り込まれるようにして逐次化を保
証する方法がある。

またストアスルーの場合には、各ＣＰＵでのストアを常
時主記憶装置ＭＳＵまで反映させ、同時に他ＣＰＵのキ
ャッシュにそのストア領域のデータが保持されていれば
それらを無効化する反映処理を行い、逐次化を行うＣＰ
Ｕでは、他ｃｐｕへの反映処理が完了するまで後続の主
記憶アクセスを遅らせる方法がある。

また逐次化には、逐次化を伴う操作単位の中の主記憶ア
クセスと逐次化対象の主記憶アクセスとの前後関係から
２次の２通りのやり方がある。

その１つは、逐次化を伴う操作単位に先行する主記憶ア
クセスの完了後に、この操作単位の中の主記憶アクセス
を行うことを保証するブリシリアライズであり、他の１
つは、逐次化を伴う操作単位に後続する主記憶アクセス
を、この操作単位の完了後に行うことを保証するポスト
ンリアライズである。

第９図はブリシリアライズによる制御の従来例。

第１０図はポストシリアライズによる制御の従来例を、
それぞれタイムチャートで示したものである。

第９図のブリシリアライズの従来例において■は逐次化
を伴う命令のパイプラインにおける実行フローを示し、
Ｄは命令デコード、Ａはオペランドのアドレス発生、Ｔ
はアドレス変換、Ｂはバッファ（キャッシュ）アクセス
、Ｅは演算、Ｗは結果書込みの各サイクルを表す、また
ＴサイクルおよびＢサイクルの下に示されているＬＢＳ
はキャッシュ、ＥＡＲは有効アドレスレジスタ５゜ＷＲ
はオペランドワードレジスタである。

■は、■の逐次化を伴う命令に先行するストア要求につ
いて記憶制御装置ＭＣＵが処理中にＣＰＵへ送出するス
トアベンディング信号である。

■は、逐次化を行うＣＰＵがＭＣＵに逐次化要求を行う
ために、ＭＣＵからのストアベンディング信号がＯＦＦ
になってから送出する逐次化要求信号である。

■は、ＭＣＵが他のＣＰＵに対して逐次化要求を通知し
、他ＣＰｔＪが本ＣＰＵからの先行するストアの結果を
キャッシュに反映（キャッシュ無効化）させる逐次化処
理の期間である。また、この期間、他ＣＰＵは、主記憶
アクセスを停止している。

■は、■の逐次化処理の完了により、ＭＣＵが逐次化を
行うｃｐｕへ送出する逐次化完了信号である。ＣＰＵは
この信号により逐次化処理を終了させる。

■は、■の命令実行がブリシリアライズにより遅らされ
るインクロック期間である。つまりＡサイクルで発生さ
れたアドレスを用いたオペランドのフェッチは、このイ
ンタロック期間中時たされ逐次化完了によりインクロッ
クが解除された後のＢサイクルで、ＬＢＳを介して実行
される。

次に第１０図のポストシリアライズの従来例について説
明する。

■′は、ＣＰＵにおけるストア要求をもつ命令の実行フ
ローである。

■′　は、先行するストア要求の実行によりＭＣＵから
ＣＰＵへ送出されるストアベンディング信号である。

■′は、■′のＢサイクルでキャッシュへのデータ書込
みを行ったことによりＭＳＵへのストア反映のために、
ＣＰＵ内に生じるポストシリアライズトリガ信号である
。

■′は、■′のストアベンディング信号がＯＦＦになっ
たとき■′の結果としてＣＰＵからＭＣＵへ送出される
逐次化要求信号である。

■′は、ＣＰＵが■′の逐次化要求信号をＭＣＵへ送出
した後、ＭＣＵが他ＣＰＵにそれを通知し、他ＣＰＵが
先行する零ＣＰＵからのストアの結果をキャッシュに反
映（キャッシュ無効化）させる逐次化処理の期間である
。またこの期間、他ＣＰＵは主記憶アクセスを停止して
いる。

■′は、他ＣＰＵのキャッシュへの反映処理が完了した
とき、ＭＣＵが逐次化を行うＣＰＵへ送出する逐次化完
了信号である。ＣＰＵは、この信号により逐次化・処理
を終了させる。

■′は、■′のストア命令ＳＴの後に実行される命令の
実行シーケンスであり、その人サイクルで発生されたア
ドレスを用いて行うフェッチは。

■′のポストシリアライズトリガの発生によりインクロ
ックされ、■′の逐次化処理の終了まで待たされて実行
される。

■′　は、■′のインクロック期間である。

以上の第９図および第１０図で示した従来例の動作を、
第８図の構成を用いてまとめて説明すると。

各ＣＰＵｌ−０ないし１−Ｎの命令制御部５−０ないし
５−Ｎのいずれかが命令実行に伴うストアの操作を行う
と、キャッシュ４−０ないし４−Ｎの対応するものと記
憶制御装置ＭＣＵ２との間のインタフェースに支障がな
くなるサイクル、つまりストアベンディング信号がＯＦ
Ｆになるサイクルまで待ってから逐次化要求信号をＭＣ
Ｕに発信し、その後この信号が他のＣＰＵに届くまで主
記憶アクセスを止めている。

ＭＣＵ２は、逐次化要求信号を、ストア要求と同様に先
に受けとったものから順次処理して、他ＣＰＵへ伝える
。この結果他ＣＰＵでは、それ以前に受けたキャンシュ
の無効化要求の処理が完了するまで、自ＣＰＵの主記憶
アクセスを停止する。

すなわちストアベンディング信号がＯＦＦになった後に
送られた逐次化要求信号がＭＣＵから他の各ＣＰＵへ到
達すると、それ以前に行われたストアが他ＣＰＵのキャ
ッシュに全て反映される保証が行われる。

〔発明が解決しようとする課題〕

複数のＣＰＵがそれぞれキャッシュをそなえ主記憶装置
を共有する形式の従来の情報処理装置では、キャッシュ
がストアインとストアスルーのいずれの方法で制御され
ていても、逐次化時点でのストア反映処理やキャンシュ
無効化処理などが完了するまで逐次化後の主記憶アクセ
スが待たされ、複数ＣＰＵによる並列処理性能が低下す
るという問題があった。

本発明は、逐次化後の主記憶アクセス開始を可能な限り
早期化して、複数ＣＰＵによる並列処理性能を向上させ
ることを目的とする。

〔課題を解決するための手段〕

本発明は、主記憶装置を共有する複数のＣＰＵ間での逐
次化は、各ＣＰＵが相互に主起１．αアクセスの順序を
観測できる場合に意味があること、つまりあるＣＰＵが
逐次化を行った場合、他のＣＰＵから観測できるのは、
その順序が保証されている主記憶アクセスと関連する領
域を主記憶アクセスする場合のみであることに着目して
、逐次化の後の主記憶アクセスを待たせる必要がある場
合とない場合とを区別し、待たせる必要がない場合には
直ちに後続の主記憶アクセスを実行させるようにしたも
のである。

次に具体例で説明する。なおＣＰＵ−０とＣＰＵ−１の
２ＣＰＵの情報処理装置の場合を例に説明する。

■　ｃｐｕ−ｏが領域Ａ、Ｂに順にデータをストア（Ｓ
Ｔ）Ｌ、、続いてＣＰＵ−１が領域Ｂ、　Ａから順にデ
ータをフェッチ（Ｆｃｈ　）する場合の命令シーケンス
の例を以下に示す。

（ＣＰＵ−０）　　　　　（ＣＰＵ−１）ＳＴ　　Ａ ＳＴ　　Ｂ Ｆｃｈ　　　Ｂ Ｆｃｈ　　　Ａ この場合、ＣＰＵ−１がＢをフェッチしたときにｃｐｕ
−ｏがストアした結果が見えた（つまり反映されていた
）ならば、ＣＰＵ−１が次にＡをフェッチすると必ずＣ
ＰＵ−０が先にストアした結果が見えるべきである。こ
れは、Ｃｐｕ−ｏが行うストアの順序保証によるもので
ある。

■　ＣＰＵ−０が領域Ａヘスドア（ＳＴ）した後。

逐次化（Ｓｅｒｉａｌｉｚｅ）を行い、その後領域Ｂを
フェッチ（Ｆｃｈ　）　シ、続いてＣＰＵ−１は領域Ｂ
ヘスドア（ＳＴ）した後逐次化（Ｓｅｒｉａｌｉｚｅ）
を行い、その後で領域Ａをフｊ−’７チ（Ｆｃｈ　）う
場合の命令シーケンスの例を次に示す。

（ＣＰＵ−０）　　　　　（ＣＰＬＩ−１）ＳＴ　　Ａ Ｓｅｒｉａｌｉｚｅ Ｆｃｈ　　Ｂ を行 ＳＴ　　　Ｂ Ｓｅｒｉａｌｉｚｅ Ｆｃｈ　　　Ａ この場合、ＣＰＵ−０がＢをフェッチした結果には、Ｃ
ＰＵ−１がＢにスＩ・アした結果が反映されていない。

すなわち、ＣＰＵ−０のＢのフェッチがＣＰＵ−１のＢ
のストアよりも先行しているとするならば、ＣＰＵ−０
のＡへのストアはＢのフェッチよりも前に完了している
からｃｐｕ−１のＢへのストアよりも先であり、またＣ
Ｐ［Ｊ−１のＡのフェッチよりも必ず先となっている。

したがって、ＣＰＵ−０がＡにストアした結果は、ＣＰ
Ｕ−１が行うＡからのフェッチに必ず反映されていなけ
ればならない。これは、　　ＣＰＩＪ０とＣＰＵ−１が
、それぞれ逐次化により１前後のストアとフェッチおよ
びフェッチとストアを順序保証していることに基づいて
いる。他方、ＣＰＵ−１が逐次化を行っていないならば
、ＢへのストアがＡのフェッチよりも先に行われる保証
はないので、ｃｐｕ−ｏがＢをフェッチしたとき、Ｂに
ｃｐｕ−ｔがストアした結果が反映されていなかったと
しても　それからＣＰＵ−１がＡをフェッチしたときに
ＣＰＵ−０がストアした結果が見える（反映されている
）とは限らないことになる。

ここで挙げた２つの例のうち、■の場合のＣＰＵ間にお
ける順序保証は、ＣＰＵがストアを行う際に主記憶装置
へのストア処理をその都度逐次的に行い、また他ＣＰＵ
のキャンツユに同しストア領域のデータをもつものがあ
ればそれを無効化する処理を逐次的に行うことにより、
容易に実現される。そしてそれによる逐次化後の上記↑
、αアクセスの遅れは、キャッシュの無効化された領域
へのアクセスにより生じる主起憶装ごから→ヤ、シェヘ
のデータの取り込みに要する時間によるものだけである
。

しかしながら■の例におけるＣＰＵ間での順序保証では
、逐次化以前のストアが主記憶装置に反映されかつ他Ｃ
ＰＵのキャッシュの該当領域が無効化されるまで、逐次
化後のフエ’７チを遅らせる必要があり、そのためには
特別な制御を行わなければならない。

ここで、■の例においては１両ＣＰＵ共逐次化を行って
いる場合にのみ相互に順序の保証が必要となること、お
よび両ＣＰＵの実行順序のうち保証が必要なのは、互い
に他ＣＰＵから観測される自ＣＰＵの逐次化をはさんだ
ストアとフェッチの順序であり２両ＣＰＵ間の実行順序
を規制するものではないことを理解すべきである。

この点から、■の例において、ＣＰＵ−０が逐次化を行
うことをＣＰＵ−１が逐次化を行うまでに知り得たなら
ば、ｃｐｕ−ｏにおける逐次化の後のフェッチ（Ｆｃｈ
Ｂ）を、逐次化以前のストア（ＳＴ　　Ａ）がＣＰＵ−
１に反映されるまで待たせるのは無意味であること、一
方ＣＰＵ−１においては、ｃｐｕ−ｏが逐次化以前に行
ったストア（ＳＴ　　Ａ）が自ＣＰＵの逐次化以後のフ
ェッチ（Ｆｃｈ　Ａ）に反映されるのを待つだけでよい
ことが分かる。

そこで本発明では、各ＣＰＵが逐次化を行う際には他Ｃ
ＰＵへこれを通知し、さらに他ＣＰＵからの逐次化の通
知の有無を調べて、他ＣＰＵからの通知がある場合に限
って、逐次化の後の主記憶アクセスを、逐次化を通知し
たＣＰＵの逐次化以前に行われたストアの結果が自ＣＰ
Ｕに反映されるまで遅らせるという逐次化制御方式をと
るものである。

第１図は１本発明の原理説明図である。

第１図において、１０はＣＰＵ−０，１１はＣＰＵ−１
，１２は記憶制御装置ＭＣＵ、１３は主記憶装置ＭＳＵ
、１４と１５はそれぞれｃｐｕ−０−とＣＰＵ−１内に
設けられたキャッシュである。

ＣＰＵ−０およびＣＰＵ−１の各ブロック内に。

本発明による逐次化制御のアルゴリズムをフロー形式で
示しである。

また図では簡単化のために２台のＣＰＵのみが示されて
いるが、−船釣に２台以上の任意へ数であってよい。そ
の場合各ＣＰＵは、逐次化制御に関して同し機能を備え
ているものとされる。

次に図示されているフローのステップ■ないし■にした
がって各ＣＰＵの逐次化制御のアルゴリズムを説明する
。

■：各ＣＰＵは、それぞれの命令シーケンスを実行し、
逐次化要求を検出する。

■：■で逐次化要求を検出したとき　他のｃＰＵに逐次
化通知を行う。

■：■の後５他ＣＰＵからの逐次化通知の有無を調べ、
その結果により■あるいはΦを実行する。

■：■で他ＣＰＵからの逐次化通知を検出したとき、自
ＣＰＵにおける逐次化の後続フェッチの実行を待たせる
。

■：■で検出した逐次化通知の発信元の他ＣＰＵで行っ
たストアの結果を自ＣＰｔＪのキャンツユに反映させる
キャンシュ無効化が完了、すなわち逐次化処理が完了す
るのを待つ。

■：■で他ＣＰＵからの逐次化通知が無い場合あるいは
■で逐次化処理の完了が検出されたとき、逐次化の後続
フェッチを実行する。

（作用〕 具体例を用いて９本発明の逐次化制御方式の作用を説明
する。

第２図は、ｃｐｕ−ｏとＣＰｔＪ−１がそれぞれ逐次化
を含む命令シーケンスを実行する場合の逐次他制Ｊ１ｔ
ｌ動作の説明図である。

まずＣＰＵ−０が領域Ａへのストア要求（ＳＴＡ）を発
信し、続いて逐次化（Ｓｅｒｉａｌｉｚｅ）を起動する
。

この逐次化制御において、ＣＰＵ−１に逐次化通知（Ｓ
ｅｒｉａｌｉｚｅ　Ｎｏｔｉｆｙ　　ＣＰ　Ｕ　−０）
を送出するとともに領域Ａへのストア要求（ＳＴ　　Ａ
）の完了を待たずに領域Ｂからのフエ’７チ（ＦｃｈＢ
）を実行させる。このフェッチは、キャッシュにデータ
があればキャッシュから行われる。

他方ｃｐｕ−ｉでは、ＣＰＵ−０からの逐次化通知（Ｓ
ｅｒｉａｌｉｚｅ　Ｎｏｔｉｆｙ　　ＣＰ　Ｕ　　Ｏ）
を受は取る。その後、領域Ｂへのストア要求（ＳＴ　　
Ｂ）を発信し５次に逐次化（Ｓｅｒｉａｌｉｚｅ）を起
動する。

この逐次化制御において、ｃｐｕ−ｏに逐次化通知を行
うとともに、先に受は取っであるＣＰＩＪＯからの逐次
化通知を認識して、後続の領域Ａからのフェッチ（Ｆｃ
ｈ　Ａ）をインクロックし、実行を待たせる。

続いてＣＰＩＪ−１では、ＣＰＬＪ−０のストア要求（
ＳＴ　　Ａ）に基づくキャソンユ無効化の完了を待ち、
この無効化が完了すると、主記憶から領域への新データ
をキャンシュに取り込み、フェッチ要求（Ｆｃｈ　Ａ）
を実行する。

このようにして各ＣＰＵは、逐次化を行うときその時点
で他のＣＰＵに逐次化を通知し合うことにより７逐次化
を行うＣＰＵは、他のＣＰＵからの逐次化通知の有無に
より後続のフェッチを待たせるか否かを切り分ける制御
を行う。

〔実施例〕

以下に２本発明の詳細な説明する。

第３図はＣＰＵ間で逐次化通知を交換するシステム制御
インタフェースの実施例構成図であり。

２０はＣＰＵ−０２１はＣＰＵ−１，２２はＣＰＵ−２
，２３はＣＰＵ−３，２４はシステム制御インタフェー
ス、２５は任意の１つのＣＰＵから送出された逐次化通
知信号を残りの各ＣＰＵに分配する分配回路、２６−０
ないし２６−３はそれぞれＣＰＵ−０ないしＣＰＵ−３
から送出される逐次化通知信号を受は取る入力ポート２
７０ないし２７−３はＣＰＵ−０ないしＣＰＵ−３のそ
れぞれに対して残りの３つのＣＰＵから送出される逐次
化通知信号を出力するための出力ポート　２８−０ない
し２８−３は人力ポート２６０ないし２６−３のそれぞ
れを対応するＣＰＵ０ないしＣＰＵ−３が有効なときに
だけ分配回路２５に結合するＡＮＤ回路、２９−０ない
し２９−３は命令制御部、３０−０ないし３０−３は逐
次化通知制御回路である。

各ＣＰＵ２０ないし２３では、その命令制御部２９−０
ないし２９−３が命令または割込みによって逐次化が必
要であることを認識した時点で。

逐次化通知制御回路３０−０ないし３０−３により逐次
化通知信号をＯＮにし、その後、自ＣＰＵからの逐次化
以前のストアが他ＣＰＵに反映されることが保証される
までｍＭする。

各ＣＰＵからの逐次化通知信号は、それぞれシステム制
御インタフェース２４の入力ポート２６０ないし２６−
３とＡＮＤ回路２８−０ないし２８−３を経由して分配
回路２５へ入力され、出力ポート２７−０ないし２７−
３を介して各他のｃｐｕに分配される。

第４図は、第３図の各ＣＰＵ内に設けられている逐次化
通知制御回路の詳細な構成図である。

第４図において、３１はＣＰｔＪから発信する逐次化通
知信号を設定するラッチ、３２はバッファゲート　３３
は逐次化通知信号が第３図のシステム制御インタフェー
ス２４を介して他ＣＰ　ＬＪに伝達されるまでの遅延時
間に見合ったタイミングをつくるための逐次化通知カウ
ンタ、３４は自ＣＰＵからの逐次化通知信号の発信と他
ＣＰＵからの逐次化通知信号の到来のいずれが早いかを
検出するプライオリティ回路である。

ランチ３１は、第３図の命令制御部からの逐次化通知設
定信号によってセットされ、ＭＣＵからの逐次化完了信
号によってリセットされる。ランチ３１の出力である逐
次化通知信号は、バッファゲート３２を介して第３図の
システム制御キインタフェース２４へ送出される。

逐次化通知カウンタ３３は、逐次化通知設定信号によっ
て初期値を設定され、その後、クロックにしたがって減
算カウントを行い、　°０°゛に達するまでの間ＯＮで
“°０゛に達したときＯＦＦとなる逐次化通知カウンタ
非零信号を１　インクロック制御のため命令制御部へ送
出すると共に、プライオリティ回路３４に、他ＣＰＵか
らの逐次化通知信号のチェンクタイミングを与える。

プライオリティ回路３４は、第３図のシステム制御イン
タフェース２４から他ＣＰＵ逐次化通知信号を受は取り
、逐次化通知カウンタ非零信号がＯＮのとき出力の他Ｃ
ＰＵ逐次化優先信号をＯＮにして　インクロック制御の
ため命令制御部に通知する。

第５図にブリシリアライズによる制御の実施例をまた第
６図にポストンリアライズによる制御の実施例をそれぞ
れタイムチャートで示す。これらのタイムチャートは、
第９図および第１Ｏ図に示す従来例のタイムチャートに
対応するものであり基本的な制御の流れはそれぞれ共通
している。

まず第５図のブリシリアライズの実施例について説明す
る。

■は、自ＣＰＵの逐次化を伴う命令（ストア要求をもつ
）のパイプラインにおけるフローである。

■は、■のＡサイクルで発生される逐次化通知設定信号
である。

■は、■の逐次化通知カウンタによって卸動される逐次
化通知カウンタの出力の逐次化通知カウンタ非零１言号
である。

■は、逐次化通知信号である。

■は、他ＣＰＵ　（ＣＰＵ−４，ＣＰＵ−ｊ、ＣＰＵ−
にで表す）からの他ＣＰＵ逐次化通知信号である。

■は、ＭＣＵからのストアベンディング信号である。

■は、ＣＰＵからＭＣＵへ送出する逐次化要求信号であ
る。

■は、他ＣＰＵにおけるキャッシュ無効化のだめの逐次
化処理である。

■は、逐次化処理の完了によりＭＣ１Ｊから各ＣＰＵに
送出される逐次化完了信号である。

［相］は、自ＣＰＵが発信した逐次化通知信号が他ＣＰ
Ｕに到達されるまでの時間を保証するインクロック期間
である。

次に、第６図のポストシリアライズの実施例について説
明する。

■′は、逐次化を伴う命令の実行フローである。

■′は、■′のＡサイクルで発生される逐次化通知設定
信号である。

■′は、逐次化通知カウンタ非零信号である。

■′は、逐次化通知信号である。

■′は１ｌｈｃＰＵ逐次化通知信号である。

■′　は、ＭＵＣからのストアベンディング信号である
。

■′は、後続の上記↑、αアクセスについての逐次化を
要求するポストシリアライズトリガ信号である。

■′は、自ＣＰＵからＭＣＵへ送出される逐次化要求信
号である。

■′　は、他ＣＰＩＪにおける逐次化処理の期間である
。

［相］′は、ＭＣＵから各ＣＰＵへ送出される逐次化完
了信号である。

■′は、自ＣＰＵにおけるフェッチを伴う後続命令の実
行シーケンスである。

＠′は、逐次化通知が他ＣＰＩＪに到達するまでを保証
するインクロック期間である。

第３図および第４図の実施例構成の全体的な動作を、第
５図および第６図のタイムチャートを用いて説明する。

第５図および第６図に示すように、示した逐次化を行お
うとする命令のフローのＡサイクルで。

逐次化通知設定信号をＯＮにしてそれにより逐次化通知
信号をＯＮにし、逐次化通知カウンタを起動する。

この逐次化通知カウンタ３３は、逐次化通知信号がシス
テム制御インタフェース２４を経由して他ＣＰＵに届く
までに経過したサイクル数でカウントオーバーする。

このカウントオーバーまでは、第５図のブリシリアライ
ズでは自フロー（通常、フェッチが同じフローで行われ
る）、第６図のポストシリアライズでは後続の主記憶ア
クセスのあるフローのそれぞれのＡサイクルでインクロ
ックして、主記憶アクセス要求を遅らせる。

逐次化通知カウンタ３３がカウントオーバーするまでの
間、他ＣＰＵからの逐次化通知があるか否かをプライオ
リティ回路３４で調べ、これがなければ自ＣＰＵだけが
逐次化をしているか、もしくは自ＣＰＵの方が先に逐次
化を行おうとしたと判ｌ！７ｉする。

この逐次化通知カウンタ３３がカウントオーバーした後
では、他のいずれかのＣＰＵから逐次化通知が届いても
プライオリティ回路３４で無視される。なぜならばこの
場合、自ＣＰＵからの逐次化通知が他の各ＣＰＵに先に
届いている筈だからである。

また逐次化通知カウンタ３３がカウントオーバーするま
での間に、他ＣＰＵからの逐次化通知を受けとった場合
には、そのＣＰＵからの逐次化通知信号がＯＦＦになる
まで、引き続きＡサイクルでインクロックする。これは
、プライオリティ回路３４の出力の他ＣＰＵ逐次化優先
信号を用いて制御される。

上記した他ＣＰＵからの逐次化通知によるＡサイクルの
インタロックの有無にかかわりなく、第９図および第１
０図に示した従来例と同し手順で逐次化要求が行われる
。そしてその結果行われる逐次化処理が完了したときに
逐次化通知信号をＯＦＦに落とせば、自ＣＰＵからの逐
次他辺ｎ１のストアはすべて他ＣＰＵに反映される。

以上述べたように従来例では、逐次化の際に常に自ＣＰ
Ｕの逐次化以前に行ったストアが全て他ＣＰＵに反映さ
れることが保証される逐次化処理の完了まで後続の主記
憶アクセスを待たせていたのに対し５本発明では実際の
逐次化要求よりも先に逐次化通知を他ＣＰＵに直接伝え
ることによって、その伝送時間に見合うだけの少しのイ
ンタロックをかけるのみで十分となる。

特に、この逐次化通知の伝送時間に対応するインクロッ
ク期間は、固定でよく、他のインクロック要因によって
は影響を受けないため、他の避けられないインクロック
要因がある場合には、それに重なって、観測されないこ
とが多い。たとえば第７図に示すように、先行する命令
のフローでフェンチＦｃｈに伴うインクロックが発生し
た場合。

これはＥサイクルのインクロックとなるため、逐次化を
行うフローでは、すてにＡサイクルのインクロックを抜
けており、Ｅサイクルのインタロック中に逐次化通知は
十分病（ので、逐次化通知によるインクロックは何ら損
失とならない。

〔発明の効果〕

本発明によれば、あるＣＰＵが逐次化を行う場合、他の
ＣＰＵがらの逐次化通知が先行しているか否かを調べ、
他ＣＰＵからの逐次化通知が先行していない場合には自
ＣＰＵがらの逐次化通知が他ＣＰＵに到達するまでの時
間だけ待って後続の主記憶参照を可能にするため、逐次
化に伴う待ち時間が削減され、ＣＰＵの処理性能を著し
く向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２閏は本発明による
逐次化制御動作の説明図、第３図は本発明の１実施例に
よるシステム制御インタフェースの構成図、第４図は第
３図の実施例中の逐次化通知制御回路の詳細構成図、第
５図はブリシリアライズ制御の実施例のタイムチャート
を示す図、第６図はポストシリアライズ制御の実施例の
タイムチャートを示す図、第７図は本発明による逐次化
のインクロックと他のインタロックが重なる例のタイム
チャートを示す図、第８図は複数のＣＰＵが主記憶装置
を共有する従来の情報処理装置の構成図、第９図はブリ
シリアライズ制御の従来例のタイムチャートを示す図、
第１０図はポストシリアライズ制御の従来例のタイムチ
ャートを示す図である。 第１図中 １０　：　ＣＰＵ−０ １１：　ＣＰＵ−１ １２：記憶制御装置ＭＣＵ １３：主記憶装置ＭＳＵ ｔ４．ｉｓ：キャッシュ

Claims (1)

【特許請求の範囲】
1. 複数のＣＰＵ（１０、１１）と、これら複数のＣＰＵに
   より共有される主記憶装置（１３）とからなり、各ＣＰ
   Ｕには高速小容量のキャッシュ（１４、１５）が設けら
   れて主記憶装置とともに階層化された記憶装置が構成さ
   れている情報処理装置において、１つのＣＰＵが他の全
   てのＣＰＵに対して主記憶参照の逐次化を行う場合、他
   の全てのＣＰＵに対しまず逐次化を通知し、他のＣＰＵ
   から同様な逐次化の通知が無いかあるいは自ＣＰＵが先
   に逐次化を行おうとする場合には直ちに自ＣＰＵの主記
   憶参照を許すことを特徴とする主記憶参照の逐次化制御
   方式。