JPH1196124A - 並列プロセッサシステム - Google Patents

並列プロセッサシステム

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JPH1196124A
JPH1196124A JP9250621A JP25062197A JPH1196124A JP H1196124 A JPH1196124 A JP H1196124A JP 9250621 A JP9250621 A JP 9250621A JP 25062197 A JP25062197 A JP 25062197A JP H1196124 A JPH1196124 A JP H1196124A
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幸樹 上野
Shigeko Hashimoto
茂子 橋本
Naonobu Sukegawa
直伸 助川
Tadaaki Isobe
忠章 磯部
Miki Miyaki
美樹 宮木
Tatsuya Ichiki
達也 市来
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 キャッシュと主記憶の一致保証を含むプロセ
ッサ間同期制御の高速化を実現する。 【解決手段】 各プロセッサ１〜４には、起動、終結、
バリア同期などの同期命令を実行するとき、それぞれ接
続されたＳＣ５〜８に対して同期信号を送出する手段を
設け、各ＳＣ５〜８には、同期命令以前に発行されたス
トア命令によるのアドレス管理テーブル制御装置（ＦＡ
Ａ）９のチェック及び必要なキャッシュキャンセルの発
行が完了したことを検出し、すべてのプロセッサが同期
信号を送出しかつすべてのキャッシュキャンセルの発行
が完了したことを確認すると、各プロセッサに対して同
期成立を通知する手段を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、各プロセッサが主
記憶を共有する並列プロセッサシステムに関し、特に各
プロセッサ内のキャッシュと主記憶の一致保証を含むプ
ロセッサ間同期制御を行うのに好適な並列プロセッサシ
ステムに関する。
【０００２】
【従来の技術】主記憶共有型並列プロセッサシステムの
プロセッサ間同期制御には、各プロセッサに対して同時
に起動をかけることを保証する起動同期制御、各プロセ
ッサでの処理が終結したことを保証する終結同期制御、
及び、各プロセッサ間の主記憶アクセス順序を保証する
バリア同期制御がある。各プロセッサが主記憶の写しを
格納するキャッシュを有し、各プロセッサ間で依存関係
のあるデータを処理する場合には、キャッシュと主記憶
との一致（キャッシュコヒーレンス）を考慮して、起
動、終結、バリア同期制御を行う必要がある。
【０００３】従来、主記憶共有型並列プロセッサシステ
ムとしては、図９に示すように、キャッシュを有するプ
ロセッサと主記憶間をバス結合で結ぶシステムが知られ
ている。このようなシステムにおいて、キャッシュと主
記憶の一致保証を行うためには、あるプロセッサの主記
憶に対するストアリクエストをバスを介してその他のプ
ロセッサがスヌープし、自キャッシュ内に同一アドレス
に対するデータを保持している場合、そのエントリのキ
ャンセルを行う方式がとられている。また、終結やバリ
ア同期制御の高速化のために、複数のプロセッサ間で、
これら同期処理通信専用のオープンドレイン型のインタ
ーフェースを利用する方式も知られている。オープンド
レイン型のインターフェースを用いることにより、複数
チップで構成される複数のプロセッサ全てが終結やバリ
ア同期に到達していることを検出し、その同期成立を全
てのプロセッサに通知することが可能である。
【０００４】以下、図９のシステムを用いて、従来の主
記憶共有型並列プロセッサシステムでの起動、終結、バ
リア同期の処理を説明する。
【０００５】まず、起動処理について説明する。メイン
プロセッサ１がサブプロセッサ２〜４に対して起動をか
ける命令をデコードした場合には、メインプロセッサ１
が起動発レジスタ１２をセットし、起動専用インターフ
ェース１４１を介して各サブプロセッサ２〜４に対して
起動信号を送り、各サブプロセッサ内の起動受レジスタ
２２、３２、４２をセットすることにより、各サブプロ
セッサ２〜４の起動を行う。
【０００６】この場合、メインプロセッサ１が起動命令
以前に発行したストアリクエストに対して、各サブプロ
セッサ２〜４のキャッシュ２０〜４０と主記憶１３０の
一致保証をするために、メインプロセッサ１の起動命令
の前にＳＹＮＣ命令を挿入していた。ＳＹＮＣ命令は、
メインプロセッサ１内でその命令がデコードされると、
ＳＹＮＣ命令以前にデコードされた命令がすべて完了す
るまでＳＹＮＣ命令以降の命令のデコードを抑止する。
ＳＹＮＣ命令以前の命令がすべて完了するとバス１４０
を介して、すべてのサブプロセッサ２〜４に対してＳＹ
ＮＣリクエストを送出する。ＳＹＮＣリクエストを受け
取った各サブプロセッサ２〜４は、メインプロセッサ１
内でＳＹＮＣ命令以前に発行された主記憶１３０へのス
トア命令に対して、各サブプロセッサ２〜４のキャッシ
ュと主記憶１３０の一致制御をするためのキャッシュキ
ャンセルがすべて完了すると、そのことを主記憶制御装
置（ＳＣ）１２０に対して通知する。ＳＣ１２０はすべ
てのサブプロセッサ２〜４からの完了通知を受け取ると
メインプロセッサ１に対して一致保証がとれたことを通
知し、その通知によりメインプロセッサでのＳＹＮＣ命
令が完了し、次命令にある起動命令がデコードされる。
よって起動命令を実行する時にはキャッシュと主記憶の
一致保証がなされており、キャッシュと主記憶の一致保
証を含む起動制御が達成される。
【０００７】次に、終結処理について説明する。サブプ
ロセッサ２〜４がメインプロセッサ１に対して終結を行
う命令をデコードした場合には、各サブプロセッサ２〜
４が終結発レジスタ２３、３３、４３をセットし、すべ
てのサブプロセッサ２〜４が終結発レジスタ２３、３
３、４３をセットしたときに、オープンドレイン型の終
結インターフェース１４２を介して、メインプロセッサ
１に終結信号が送られ、メインプロセッサ１内の終結受
レジスタ１３がセットされると終結動作が完了する。
【０００８】この場合も、サブプロセッサ２〜４が終結
命令以前に発行したストア命令に対して、メインプロセ
ッサ１のキャッシュ１０と主記憶１３０の一致保証をす
るために、終結命令の前にＳＹＮＣ命令が挿入される。
サブプロセッサ（２とする）にてＳＹＮＣ命令がデコー
ドされ、バス１４０にＳＹＮＣリクエストが送出される
と、受け取ったメインプロセッサ１と他サブプロセッサ
３、４は、ＳＹＮＣリクエストを送出したサブプロセッ
サ２がＳＹＮＣ命令以前に発行したストア命令に対し
て、メインプロセッサ１と他サブプロセッサ３、４のキ
ャッシュと主記憶１３０の一致保証をするためのキャッ
シュキャンセルがすべて完了すると、そのことをＳＣ１
２０に対して通知する。ＳＣ１２０がメインプロセッサ
１と他サブプロセッサ３、４からの完了通知を受け取る
と、ＳＹＮＣリクエストを送出したサブプロセッサ２に
対して一致保証が取れたことを通知し、その通知により
サブプロセッサ２でのＳＹＮＣ命令が完了し、次命令に
ある終結命令を実行し、自サブプロセッサ２の終結発レ
ジスタ２３をセットする。他のサブプロセッサ３、４に
ついても同様である。こうして、すべてのサブプロセッ
サ２〜４でＳＹＮＣ命令が完了した時点で、メインプロ
セッサ１のキャッシュと主記憶１３０の一致は保証さ
れ、すべてのサブプロセッサ２〜４が終結発レジスタ２
３、３３、４３をセットし、終結専用インターフェース
１４２を介してメインプロセッサ１に対して終結信号を
送り、メインプロセッサ１内の終結受レジスタ１３をセ
ットすることにより、キャッシュと主記憶の一致保証を
含む終結制御が達成される。
【０００９】最後に、バリア同期処理について説明す
る。一般に、コンパイル時に複数のプロセッサに割り当
てる複数のプログラムのある時点以前の命令による主記
憶アクセスアドレスと、それ以降の命令による主記憶ア
クセスアドレスに重なりがないと判定できない場合、一
律にキャッシュと主記憶の一致制御（キャッシュコヒー
レンス制御）の完了を保証したバリア同期命令が挿入さ
れる。すべてのプロセッサ１〜４間でバリア同期命令を
デコードした場合には、各プロセッサ１〜４がバリア同
期発レジスタ１４、２４、３４、４４をセットし、すべ
てのプロセッサ１〜４がバリア同期発レジスタ１４、２
４、３４、４４をセットをしたときに、オープンドレイ
ン型のバリア同期専用インターフェース１４３を介して
各プロセッサ１〜４に対してバリア同期成立信号が送ら
れ、各プロセッサ内のバリア同期受レジスタ１５、２
５、３５、４５がセットされ、バリア同期が完了する。
【００１０】この場合も、各プロセッサ１〜４がバリア
同期命令以前に発行したストアリクエストに対して、他
プロセッサ１〜４のキャッシュと主記憶１３０の一致保
証をするために、バリア同期命令の前にＳＹＮＣ命令が
挿入される。プロセッサ（メインプロセッサ１とする）
にてＳＹＮＣ命令がデコードされ、バス１４０にＳＹＮ
Ｃリクエストが送出されると、受け取った各サブプロセ
ッサ２〜４は、ＳＹＮＣリクエストを送出したメインプ
ロセッサ１がＳＹＮＣ命令以前に発行したストアリクエ
ストに対して、サブプロセッサ２〜４のキャッシュと主
記憶１３０の一致保証をするためのキャッシュキャンセ
ルが完了すると、そのことをＳＣ１２０に対して通知す
る。ＳＣ１２０がサブプロセッサ２〜４からの完了通知
を受け取ると、ＳＹＮＣリクエストを送出したメインプ
ロセッサ１に対して一致保証が取れたことを通知し、そ
の通知によりメインプロセッサ１でのＳＹＮＣ命令が完
了し、次命令にあるバリア同期命令を実行し、自プロセ
ッサ１のバリア同期発レジスタ１４をセットする。サブ
プロセッサ２〜４についても同様である。こうして、す
べてのプロセッサ１〜４でＳＹＮＣ命令が完了した時点
で、すべてのプロセッサ１〜４のキャッシュと主記憶１
３０の一致が保証され、すべてのプロセッサ１〜４がバ
リア同期発レジスタ１４、２４、３４、４４をセットす
ると、バリア同期専用インターフェース１４３を介して
すべてのプロセッサ１〜４に対してバリア同期成立信号
が送られ、同プロセッサ１〜４内のバリア同期受レジス
タ１５、２５、３５、４５をセットすることにより、キ
ャッシュと主記憶の一致保証を含むバリア同期制御が達
成される。
【００１１】
【発明が解決しようとする課題】主記憶共有型並列プロ
セッサシステムは、図９に示したような複数のプロセッ
サと主記憶間をバス結合で結ぶシステムが一般的であ
る。このシステムでは１度にひとつのプロセッサしか主
記憶に対してアクセスする事ができないので、キャッシ
ュが有効に働き、各プロセッサからの主記憶へのリクエ
ストがそれほど頻繁に起こらないようなシステムには適
している。しかし、大規模科学技術計算のようにデータ
容量がキャッシュ容量を大きく越えるためにプロセッサ
からの主記憶アクセスが頻繁に起こるようなシステムに
は適さない。
【００１２】そこで、図１０に示すように、プロセッサ
１〜４と主記憶１３０間を各々ＳＣ５〜８を介して独立
したパスで結び、それぞれのプロセッサが同時に主記憶
に対してアクセスできるようなシステムが考えられてい
る。ところが、このようなシステムで、各プロセッサ間
をバスで結び、他プロセッサからのリクエストをスヌー
プすることによりキャッシュと主記憶間の一致保証を行
おうとすると、すべてのプロセッサが同時にメモリリク
エストを発行する可能性があるので、プロセッサと主記
憶間のスループットを確保するためには、スヌープ専用
のアドレス線をプロセッサ数分用意し、同時に複数のリ
クエストをスヌープできるようにしなければならない。
このためにプロセッサの物量が増大してしまうというと
いう問題が生じる。そこですべてのプロセッサ１〜４の
キャッシュに保持するデータの主記憶アドレス情報を一
元管理するアドレス管理テーブル制御装置（ＦＡＡ）９
を用意する。そして、あるプロセッサから主記憶１３０
へのロードリクエストがあるとそのアドレスをＦＡＡ９
に登録し、あるプロセッサからストアリクエストが発行
された場合には、そのアドレスがＦＡＡ９に登録されて
いるプロセッサに対して、キャッシュキャンセルリクエ
ストを発行するという方法をとる。
【００１３】しかしながら、図１０に示すシステムにお
いて、キャッシュと主記憶の一致を保証する起動、終
結、バリア同期動作を行う場合、従来と同様に、起動命
令、終結命令あるいはバリア同期命令の前にＳＹＮＣ命
令を挿入する必要があり、ＳＹＮＣ命令の処理と起動、
終結、バリア同期命令の処理が逐次的となり、並列処理
の性能向上の点で問題がある。
【００１４】以下に、図１０に示すシステムにおける起
動時の動作を図１１のタイムチャートに基づいて説明す
る。メインプロセッサ１のプログラムはストア命令、Ｓ
ＹＮＣ命令、起動命令の順で処理される。
【００１５】まず、メインプロセッサ１でストア命令が
デコードされると、ストアリクエストがＳＣ５へ送出さ
れ（ステップ２０１）、ＳＣ５では、ストアリクエスト
の完了が保証されると、ＦＡＡ９へ参照要求を送出する
（ステップ２０２）。ＦＡＡ９では、ストアリクエスト
と同じアドレスのデータをキャッシュに保持しているサ
ブプロセッサ２〜４に対するキャッシュキャンセルのリ
クエストをＳＣ６〜８に対して送出する（ステップ２０
３）。キャッシュキャンセルリクエストは、ＳＣ６〜８
から、各サブプロセッサ２〜４へ送出される（ステップ
２０４）。サブプロセッサ２〜４がキャンセルリクエス
トを受け取り、キャッシュのキャンセルが完了すると、
キャッシュと主記憶との一致が保証される（ステップ２
０５）。
【００１６】次に、メインプロセッサ１でストア命令の
後にＳＹＮＣ命令がデコードされると、以前に発行され
ている命令がすべて完了した時点でＳＹＮＣリクエスト
をＳＣ５に対して送出する（ステップ２１０）。ＳＹＮ
Ｃリクエストは、ＳＣ５からＦＡＡ９へ送出され（ステ
ップ２１１）、キャンセルリクエストの送出（ステップ
２０３）が完了した時点で、ＦＡＡ９からＳＣ６〜８へ
送出される（ステップ２１２）。このＳＹＮＣリクエス
トは、ＳＣ６〜８からサブプロセッサ２〜４へ送出され
（ステップ２１３）、各サブプロセッサ２〜４ではキャ
ッシュキャンセルの完了をもって（ステップ２０５）、
ＳＣ６〜８へＳＹＮＣ完了通知を送出する（ステップ２
１４）。ＳＹＮＣ完了通知はＳＣ６〜８からＦＡＡ９へ
通知され（ステップ２１５）、ＦＡＡ９は、すべてのサ
ブプロセッサ２〜４からのＳＹＮＣ完了通知を受けとっ
た時点でＳＣ５に対してＳＹＮＣ完了通知を送る（ステ
ップ２１６）。ＳＹＮＣ完了通知はＳＣ５からメインプ
ロセッサ１へ送出され（ステップ２１７）、メインプロ
セッサ１では、このＳＹＮＣ完了通知によりＳＹＮＣ命
令を完了し、起動命令をデコードする。起動命令のデコ
ードにより、図９で示した起動発レジスタ１２がセット
されると、起動専用インターフェースを介し、起動信号
がサブプロセッサ２〜４へ送出され（ステップ２１
８）、サブプロセッサ内の起動受レジスタ２２、３２、
４２がセットされる（ステップ２１９）。
【００１７】以上、起動処理について説明したが、終
結、バリア同期においても同様であり、キャッシュと主
記憶の一致保証のためのＳＹＮＣ命令の処理と起動、終
結、バリア同期命令の処理が、逐次的に処理される。こ
のことが、並列処理性能を向上せしめる上での問題とな
る。
【００１８】本発明の目的は、起動、終結、バリア同期
命令に対して、ＳＣでキャッシュと主記憶の一致保証を
することによって、高速なキャッシュと主記憶との一致
保証を可能にする並列プロセッサシステムを提供するこ
とにある。
【００１９】本発明の他の目的は、起動、終結、バリア
同期を同一の回路で実現し、メインプロセッサとサブプ
ロセッサが同じ動作をすることをプログラム的に保証す
ることにより、メインプロセッサとサブプロセッサを区
別しないハードウエアが実現できる並列プロセッサシス
テムを提供することにある。
【００２０】本発明の他の目的は、キャッシュと主記憶
との一致保証を行わない同期インターフェースを追加す
ることにより、キャッシュと主記憶との一致保証を必要
としない処理の開始を早めることができる並列プロセッ
サシステムを提供することにある。
【００２１】本発明のさらに他の目的は、動的にデータ
依存関係がないと判定できるケースを検出し、そのよう
な場合にはキャッシュと主記憶との一致保証制御の完了
を考慮せずにバリア同期を成立させ、余計な待ち合わせ
時間を削減し、高速な並列処理を実現する並列プロセッ
サシステムを提供することにある。
【００２２】
【課題を解決するための手段】本発明は、キャッシュを
有する複数のプロセッサと、それぞれのプロセッサに接
続された複数の主記憶制御装置（ＳＣ）と、複数のプロ
セッサにより共有される主記憶と、すべてのプロセッサ
のキャッシュに保持するデータの主記憶アドレス情報を
一元管理するアドレス管理テーブル（ＦＡＡ）を持つ主
記憶共有型並列プロセッサシステムにおいて、高速な同
期インターフェースを実現するために、メインプロセッ
サがサブプロセッサに対して起動をかける命令（起動命
令）をデコードした場合に、メインプロセッサが起動レ
ジスタをセットし、メインプロセッサに接続されたＳＣ
に対して起動信号を送る手段と、起動信号を受け取った
メインプロセッサに接続されたＳＣが起動命令以前に発
行されたストア命令によるＦＡＡのチェック及び必要な
キャッシュキャンセルの発行が完了したことを検出し、
すべてのサブプロセッサに接続されたＳＣに対して通知
する手段と、その通知を受け取った各サブプロセッサに
接続されたＳＣが、メインプロセッサから起動命令以前
に発行されたサブプロセッサへのキャッシュキャンセル
をすべてプロセッサに発行したことを検出した時点で接
続されたサブプロセッサに対して起動をかける手段を有
する、キャッシュと主記憶の一致保証を含む起動インタ
ーフェースを備えている。
【００２３】また、各サブプロセッサが内部の処理を終
結したことを示す命令（終結命令）をデコードした場合
に、各サブプロセッサが終結レジスタをセットし、各サ
ブプロセッサに接続されたＳＣに対して終結信号を送る
手段と、終結信号を受け取った各サブプロセッサに接続
されたＳＣが終結命令以前に発行されたストア命令によ
るＦＡＡのチェック及び必要なキャッシュキャンセルの
発行が完了したことを検出する手段と、すべてのサブプ
ロセッサに接続されたＳＣでストア命令によるＦＡＡの
チェック及び必要なキャッシュキャンセルの発行が完了
したことを検出し、メインプロセッサに接続されたＳＣ
に対して通知する手段と、その通知を受け取ったメイン
プロセッサに接続されたＳＣが、各サブプロセッサから
終結命令以前に発行されたメインプロセッサへのキャッ
シュキャンセルをすべてプロセッサに発行したことを検
出した時点でメインプロセッサに対して終結を通知する
手段を有する、キャッシュと主記憶の一致保証を含む終
結インターフェースを備えている。
【００２４】また、すべてのプロセッサ間で同一アドレ
スの主記憶データアクセスの順序性を保証するために同
期をとる命令（バリア同期）を各プロセッサがデコード
した場合に、各プロセッサがバリア同期レジスタをセッ
トし、各ＳＣに対してバリア同期信号を送る手段と、バ
リア同期信号を受け取った各ＳＣがバリア同期命令以前
に発行されたストア命令によるＦＡＡのチェック及び必
要なキャッシュキャンセルの発行が完了したことを検出
する手段と、すべてのＳＣでストア命令によるＦＡＡの
チェック及び必要なキャッシュキャンセルの発行が完了
したことを検出する手段と、各ＳＣですべてのＳＣがＦ
ＡＡのチェック及びキャッシュキャンセルの発行を完了
したことを認識し、受け付けたキャッシュキャンセルを
すべてプロセッサに発行したことをプロセッサに通知す
る手段を有する。キャッシュと主記憶の一致保証を含む
同期インターフェースを備えている。
【００２５】また、起動、終結において、メインプロセ
ッサ用、サブプロセッサ用に特別なハードウエアを用意
する必要がないように、起動を行うときには、メインプ
ロセッサが起動の通知を行うと同様にサブプロセッサも
起動の通知を行い、終結を行うときには、サブプロセッ
サが終結の通知を行うと同様にメインプロセッサも終結
の通知を行ない、起動、終結をバリア同期と同じ動作で
実現する。
【００２６】さらに、キャッシュと主記憶との一致保証
を含む同期インターフェースと、一致保証を含まない同
期インターフェースを用いることにより、キャッシュと
主記憶の一致保証を必要としない処理を、一致保証をし
た同期が完了する前に開始する。
【００２７】また、本発明は、バリア同期命令より以前
に発行されたストア命令によるキャッシュと主記憶の一
致保証制御（キャッシュコヒーレンス制御）の完了がバ
リア同期成立に関係があるか否か判定し、その判定結果
を保持するキャッシュコヒーレンス制御要否判定部をメ
インプロセッサ内に備え、前記キャッシュコヒーレンス
制御要否判定部からの判定情報により、動的にキャッシ
ュコヒーレンス制御の完了を保証したバリア同期成立と
キャッシュコヒーレンス制御の完了を考慮しないバリア
同期成立の制御を実施する。
【００２８】また、該キャッシュコヒーレンス制御要否
判定部は、複数のバリア同期命令に対応する判定結果を
保持するキャッシュコヒーレンス制御要否判定キューを
備え、複数のバリア同期命令に対応するキャッシュコヒ
ーレンス制御要否判定を先行し行って該キャッシュコヒ
ーレンス制御要否判定キューに保持し、各バリア同期命
令の実行時に、該キャッシュコヒーレンス制御要否判定
キューに保持した判定結果を用いてバリア同期制御を実
施する。
【００２９】さらに、キャッシュコヒーレンス制御要否
判定を行わずにバリア同期を実行する場合には、キャッ
シュコヒーレンス制御要否判定部の出力をキャッシュコ
ヒーレンス制御要を示す値に固定することで、必ずキャ
ッシュコヒーレンス制御の完了を保証したバリア同期命
令を実行することを可能とするようにする。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態として
の各実施例を詳細に説明する。
【００３１】〈実施例１〉図１は本実施例における起動
インターフェースの構成を示すブロック図、図２は終結
インターフェースの構成を示すブロック図、図３はバリ
ア同期インターフェースの構成を示すブロック図であ
る。なお、図１乃至図３では、便宜上、主記憶制御装置
（ＳＣ）５〜８に共通に接続される主記憶は省略してあ
る。
【００３２】図１〜３において、メインプロセッサ１は
デコーダ１１が起動命令をデコードすると起動発レジス
タ１２をセットし、バリア同期命令をデコードするとバ
リア同期発レジスタ１４をセットする。終結受レジスタ
１３は、サブプロセッサ２〜４の処理が終結するとセッ
トされ、バリア同期受レジスタ１５はバリア同期がとれ
るとセットされる。サブプロセッサ２〜４は、デコーダ
２１，３１，４１が終結命令をデコードすると終結発レ
ジスタ２３，３３，４３をセットし、バリア同期命令を
デコードするとバリア同期発レジスタ２４，３４，４４
をセットする。起動受レジスタ２２、３２、４２はメイ
ンプロセッサ１から起動がかけられるとセットされ、バ
リア同期受レジスタ２５，３５，４５はバリア同期がと
れるとセットされる。
【００３３】アドレス管理テーブル制御装置（ＦＡＡ）
９はアドレス管理テーブル９１を持ち、すべてのプロセ
ッサ１〜４のキャッシュ１０〜４０に保持するデータの
主記憶アドレス情報を一元管理する。キャンセル発行回
路９２は、主記憶へのストアリクエストに対してアドレ
ス管理テーブル９１を参照し、必要ならばＳＣ５〜８に
対してキャッシュキャンセルリクエストの発行を行う。
キャンセル完通知回路９３〜９６は、キャンセル発行回
路９２を監視し、自プロセッサからの主記憶へのリクエ
ストに対する他プロセッサへのキャッシュキャンセルリ
クエストの発行が完了したことを検出してＳＣ５〜８に
通知する。
【００３４】ＳＣ５〜８は発完了保証回路５１，６１，
７１，８１と受完了保証回路５２，６２，７２，８２を
有する。発完了保証回路５１，６１，７１，８１は自プ
ロセッサが発行したストアリクエストに対する他プロセ
ッサへのキャッシュキャンセルリクエストがＦＡＡ９か
らＳＣ５〜８に送られたことを保証し、受完了保証回路
５２、６２、７２、８２はキャッシュキャンセルリクエ
ストがＳＣ５〜８からプロセッサ１〜４へ送られたこと
を保証する。オープンドレインパス５５は、発完了保証
回路５１，６１，７１，８１の発完了通知のアンドをと
って、受完了保証回路５１，６１，７１，８１に伝える
パスである。
【００３５】図４は、ＳＣ５〜８の発完了保証回路５
１，６１，７１，８１の具体的構成を示すブロック図で
ある。図４において、同期レジスタ１００は自プロセッ
サが同期命令（起動、終結、バリア同期）をデコードし
たことを示す。セレクタ１０４は、自プロセッサがスト
アリクエストを発行するとインクリメンタ１０１により
インクリメントされた値を、ＦＡＡ９からキャンセル完
通知を受け取るとデクリメンタ１０２によりデクリメン
トされた値を、それ以外はそのままの値をセレクトす
る。発カウントレジスタ１０３はセレクトされた値を保
持する。ゼロ判定回路１０５は発カウントレジスタ１０
３の値が０になったことを判定する。発完了判定回路１
０６は、同期レジスタ１００がセットされ、かつ、発カ
ウントレジスタ１０３の値が０になったことを判定す
る。
【００３６】図５は、ＳＣ５〜８の受完了保証回路５
２，６２，７２，８２の具体的構成を示すブロック図で
ある。図５において、発完了レジスタ１１０は発完了保
証が完了したことを示す。セレクタ１１４は、ＦＡＡ９
から自ＳＣ５にキャンセルリクエストが送られるとイン
クリメンタ１１１によりインクリメントされた値を、自
ＳＣから自プロセッサへキャンセルリクエストが送られ
るとデクリメンタ１１２によりデクリメントされた値
を、それ以外はそのままの値をセレクトする。受カウン
トレジスタ１１３はセレクトされた値を保持する。ゼロ
判定回路１１５は受カウントレジスタ１１３の値が０に
なったことを判定する。受完了判定回路１１６は、発完
了レジスタ１１０がセットされ、かつ受カウントレジス
タ１１３の値が０になったことを判定する。
【００３７】まず、図１の構成により起動処理の動作を
説明する。なお、図１２にこの場合のタイムチャートを
示す。
【００３８】メインプロセッサ１が起動命令をデコード
すると、起動発レジスタ１２をセットする。起動発レジ
スタ１２の出力信号は、ＳＣ５内の発完了保証回路５１
に送出され（ステップ２３０）、同期レジスタ１００を
セットする。発完了保証回路５１では、メインプロセッ
サ１でストアリクエストが発行される度に発カウントレ
ジスタ１０３をインクリメントしていくので、起動命令
より前に発行されたストアリクエスト（ステップ２０
１）によって発カウントレジスタ１０３はすでにカウン
トアップされている。ＳＣ５からＦＡＡ９へストアリク
エストに対する参照要求が送出され（ステップ２０
２）、ＦＡＡ９のキャンセル完通知回路９３からＳＣ５
へ、メインプロセッサ１が発行したストアリクエストに
対するキャッシュキャンセルの発行完了が通知される
と、発カウントレジスタ１０３をデクリメントしてい
く。発カウントレジスタ１０３の値が０になると、発行
したストアリクエストに対するキャッシュキャンセルリ
クエストがすべて発行された（ステップ２０３）ことを
意味するので、これをゼロ判定回路１１５により判定す
る。ＣＳ５の発完了保証回路５１は、メインプロセッサ
１により起動処理が通知され、かつ、キャッシュキャン
セルリクエストがすべて発行されたことを発完了判定回
路１０６により判定すると、それをパス（同期インター
フェースパス）５４を介して各サブプロセッサ２〜４に
接続されたＳＣ６〜８内の受完了保証回路６２，７２，
８２に通知し（ステップ２３１）、その発完了レジスタ
１１０をセットする。受完了保証回路６２，７２，８２
では、ＦＡＡ９のキャンセル発行回路９２からＳＣ６〜
８にキャッシュキャンセルリクエストが発行される度に
受カウントレジスタ１１３をインクリメントしていくの
で、発完了レジスタ１１０がセットされたときにはすで
にカウントアップされており、受け取ったキャンセルリ
クエストをプロセッサ２〜４に送る度に受カウントレジ
スタ１１３をデクリメントしていく。受カウントレジス
タ１１３の値が０になると、キャッシュキャンセルリク
エストをすべてプロセッサに発行した（ステップ２０
４）ことを意味するので、これをゼロ判定回路１１５に
より判定する。ＳＣ６〜８の受完了保証回路６２，７
２，８２は、ＳＣ５の発完了保証回路５１から発完了通
知を受け取り、かつ、キャッシュキャンセルリクエスト
をすべてプロセッサ２〜４へ発行したことを受完了判定
回路１１６により判定すると、各サブプロセッサ２〜４
へ起動通知をし（ステップ２３２）、起動受レジスタ２
２，３２，４２をセットする（ステップ２３３）。各サ
ブプロセッサ２〜４は、起動受レジスタ２２，３２，４
２がセットされると与えられた処理を開始する。
【００３９】先の図１１と図１２のタイムチャートを比
較して明らかな如く、本実施例では、起動命令に対し
て、ＳＣでキャッシュと主記憶の一致保証をすることに
よって、キャッシュと主記憶との一致保証を含む高速な
同期制御が実現する。
【００４０】次に、図２の構成により終結処理の動作を
説明する。各サブプロセッサ２〜４が終結命令をデコー
ドすると、終結発レジスタ２３，３３，４３をセットす
る。終結発レジスタ２３，３３，４３の出力信号は、そ
れぞれＳＣ６〜８内の発完了保証回路６１，７１，８１
に送られ同期レジスタ１００をセットする。発完了保証
回路６１，７１，８１では、サブプロセッサ２〜４でス
トアリクエストが発行される度に発カウントレジスタ１
０３をインクリメントしていくので、終結命令より前に
発行されたストアリクエストによって発カウントレジス
タ１０３はすでにカウントアップされており、ＦＡＡ９
のキャンセル完通知回路９４，９５，９６から、発行し
たストアリクエストに対するキャッシュキャンセルの発
行完了が通知される度に発カウントレジスタ１０３をデ
クリメントしていく。発カウントレジスタ１０３の値が
０になると、発行したストアリクエストに対するキャッ
シュキャンセルリクエストがすべて発行されたことを意
味するので、これをゼロ判定回路１１５により判定す
る。ＳＣ６〜８の発完了保証回路６１，７１，８１は、
サブプロセッサ２〜４から処理終結が通知され、かつキ
ャッシュキャンセルリクエストがすべて発行されたこと
を発完了判定回路１０６により判定すると、発完了通知
信号をＳＣ間に張られているオープンドレインパス５５
に送りつける。オープンドレインパス５５は、すべての
サブプロセッサ２〜４に接続されたＳＣ６〜８からの発
完了通知信号を受けるとオンになり、メインプロセッサ
１に接続されたＳＣ５の受完了保証回路５２に通知し、
その発完了レジスタ１１０をセットする。受完了保証回
路５２では、ＦＡＡ９のキャンセル発行回路９２からＳ
Ｃ５にキャッシュキャンセルリクエストが発行される度
に受カウントレジスタ１１３をインクリメントしていく
ので、発完了レジスタ１１０がセットされたときにはす
でにカウントアップされており、受け取ったキャンセル
リクエストをプロセッサ１に送る度に受カウントレジス
タ１１３をデクリメントしていく。受カウントレジスタ
１１３の値が０になると、キャッシュキャンセルリクエ
ストをすべてプロセッサ１に発行したことを意味するの
で、これをゼロ判定回路１１５により判定する。ＳＣ５
の受完了保証回路５２は、ＳＣ６〜８からの発完了通知
を受け取り、かつ、キャッシュキャンセルリクエストを
すべてプロセッサ１へ発行したことを受完了判定回路１
１６により判定すると、メインプロセッサ１へ終結通知
をし、終結受レジスタ１３をセットする。メインプロセ
ッサ１は、終結受レジスタ１３がセットされると、次に
行う処理を開始する。
【００４１】次に、図３の構成によりバリア同期を行う
ときの動作を説明する。各プロセッサ１〜４がバリア同
期命令をデコードすると、バリア同期発レジスタ１３，
２３，３３，４３をセットする。バリア同期発レジスタ
１３，２３，３３，４３の出力信号は、それぞれＳＣ５
〜８内の発完了保証回路５１，６１，７１，８１に送ら
れ同期レジスタ１００をセットする。発完了保証回路５
１，６１，７１，８１では、プロセッサ１〜４でストア
リクエストが発行される度に発カウントレジスタ１０３
をインクリメントしていくので、バリア同期命令より前
に発行されたストアリクエストによって発カウントレジ
スタ１０３はすでにカウントアップされており、ＦＡＡ
９のキャンセル完通知回路９３，９４，９５，９６か
ら、発行したストアリクエストに対するキャッシュキャ
ンセルの発行完了が通知される度に発カウントレジスタ
１０３をデクリメントしていく。発カウントレジスタ１
０３の値が０になると、発行したストアリクエストに対
するキャッシュキャンセルリクエストがすべて発行され
たことを意味するので、これをゼロ判定回路１１５によ
り判定する。ＳＣ１〜４の発完了保証回路５１，６１，
７１，８１はプロセッサ１〜４からバリア同期が通知さ
れ、かつ、キャッシュキャンセルリクエストがすべて発
行されたことを発完了判定回路１０６により判定する
と、発完了通知信号をＳＣ間に張られているオープンド
レインパス５５に送りつける。オープンドレインパス５
５は、すべてのＳＣ５〜８からの発完了通知信号を受け
るとオンになり、各ＳＣ５〜８の受完了保証回路５２，
６２，７２，８２に通知し、その発完了レジスタ１１０
をセットする。受完了保証回路５２，６２，７２，８２
では、ＦＡＡ９のキャンセル発行回路９２からＳＣ５〜
８にキャッシュキャンセルリクエストが発行される度に
受カウントレジスタ１１３をインクリメントしていくの
で、発完了レジスタ１１０がセットされたときにはすで
にカウントアップされており、受け取ったキャンセルリ
クエストをプロセッサ１〜４に送る度に受カウントレジ
スタ１１３をデクリメントしていく。受カウントレジス
タ１１３の値が０になると、キャッシュキャンセルリク
エストをすべてプロセッサに発行したことを意味するの
で、これをゼロ判定回路１１５により判定する。受完了
保証回路５２，６２，７２，８２は、すべてのＳＣ５〜
８からの発完了通知を受け取り、かつ、キャッシュキャ
ンセルリクエストをすべてプロセッサ１〜４へ発行した
ことを受完了判定回路１１６により判定すると、プロセ
ッサ１〜４へバリア同期成立信号を送り、バリア同期受
レジスタ１５，２５，３５，４５をセットする。各プロ
セッサ１〜４は、バリア同期受レジスタ１５，２５，３
５，４５がセットされると次に行う処理を開始する。
【００４２】〈実施例２〉図３では、バリア同期のケー
スのみについて説明を行ったが、同一の構成で起動、終
結、各ケースの同期制御を行うことも可能である。これ
を図６を用いて説明する。図６は、図３の構成を起動、
終結、バリア同期の各ケースの同期制御に適用するため
に一般化して示したものである。
【００４３】まず、起動を行う場合、図１の動作では、
メインプロセッサ１のみが起動命令をデコードし起動発
レジスタ１２をセットしていたが、図６の実施形態にお
いて起動を行う場合にはサブプロセッサ２〜４のプログ
ラム中にも起動命令を挿入し、各サブプロセッサ２〜４
が起動命令をデコードしたときに同期発レジスタ２６，
３６，４６をセットするようにする。こうして、各プロ
セッサ１が起動命令をデコードすると、同期発レジスタ
１６，２６，３６，４６がセットされる。これ以降は、
上述の図３で説明したバリア同期制御と同様の処理が行
われ、各プロセッサ１〜４の同期受レジスタ１７，２
７，３７，４７がセットされると、各プロセッサ１〜４
は起動がかけられたと判断し、処理を開始する。
【００４４】次に、終結を行う場合、図２の動作では、
サブプロセッサ２〜４のみが終結命令をデコードし終結
発レジスタ２３，３３，４３をセットしていたが、図６
の実施形態において終結を行う場合にはメインプロセッ
サ１のプログラム中にも終結命令を挿入し、メインプロ
セッサ１が終結命令をデコードしたときに同期発レジス
タ１６をセットするようにする。こうして、各プロセッ
サ１〜４が終結命令をデコードすると、同期発レジスタ
１６，２６，３６，４６がセットされる。これ以降は、
上述の図３で説明したバリア同期制御と同様の処理が行
われ、各プロセッサ１〜４の同期受レジスタ１７，２
７，３７，４７がセットされると、各プロセッサ１〜４
は処理が終結したと判断し、以降の処理を開始する。
【００４５】〈実施例３〉各プロセッサのキャッシュ上
のデータのアクセスを伴わない処理を行う場合には、主
記憶とキャッシュの一致保証は不要である。このような
処理では、各プロセッサのキャッシュと主記憶との一致
保証を行わないインターフェースを追加することによ
り、一致保証を必要としない処理を早く開始することが
でき、効率を上げることができる。
【００４６】図７は、この場合の構成例を示したもの
で、図６の構成に保証無同期受レジスタ１８，２８，３
８，４８を追加するとともに、同期発レジスタ１６，２
６，３６，４６と該保証無同期受レジスタ１８，２８，
３８，４８とをオープンドレインパス５６で接続したも
のである。なお、保証有同期受レジスタ１７，２７，３
７，４７は図６の同期受レジスタの呼び名を変えただけ
である。
【００４７】以下に、図７の動作を図１３のタイムチャ
ートに基づいて説明する。なお、図１３は図１２との比
較のため、メインプロセッサ１の同期命令（起動、終
結、バリア同期命令）に着目しているが、サブプロセッ
サ２〜４の同期命令についても同様である。
【００４８】まず、各プロセッサ１〜４が同期命令（起
動、終結、バリア同期命令）をデコードし、同期発レジ
スタ１６，２６，３６，４６をセットすると、その出力
信号はＳＣ５〜８に送られると共に（ステップ３３
０）、オープンドレインパス５６に送られる。オープン
ドレインパス５６はすべての同期発レジスタ１６，２
６，３６，４６がセットされるとオンになり、各プロセ
ッサ１〜４に対して、キャッシュ１０〜４０と主記憶の
一致保証なしの同期通知を行い、各プロセッサ１〜４の
保証無同期受レジスタ１８，２８，３８，４８をセット
する（ステップ３４０）。保証無同期受レジスタ１８，
２８，３８，４８がセットされると、各プロセッサ１〜
４ではキャッシュ１０〜４０と主記憶との一致保証を必
要としない処理を開始する。その後、図１０と同様の動
作で各プロセッサ１〜４に対してキャッシュと主記憶の
一致保証をした同期通知がなされ、保証有同期受レジス
タ１７，２７，３７，４７がセットされ（ステップ３４
１）、一致保証を必要とする処理が開始される。
【００４９】なお、図７では、図６の構成にキャッシュ
と主記憶との一致保証を行わないインターフェースを追
加する場合を示したが、同様に、図１乃至図３の起動・
終結・バリア同期インターフェースの各構成にキャッシ
ュと主記憶との一致保証を行わないインターフェースを
追加することも可能である。
【００５０】〈実施例４〉一般にコンパイラは、コンパ
イル時に複数のプロセッサに割当てる複数のプログラム
のある時点以前の命令による主記憶アクセスアドレス
と、それ以降の命令による主記憶アクセスアドレスに重
なりがないと判定できない場合には、一律にキャッシュ
と主記憶の一致保証制御（キャッシュコヒーレンス制
御）の完了を保証したバリア同期命令を挿入する。この
コンパイル時にデータ依存関係がないことを保証できな
いため、キャッシュコヒーレンス制御の完了を保証した
バリア同期命令を挿入した場合でも、プログラム実行時
にはその依存関係が判定可能になる場合がある。例え
ば、ＤＯループにおいて実行時に配列サイズが決定する
ようなケースが挙げられる。この様に、動的にデータ依
存関係がないと判定できるようなケースに、常にキャッ
シュコヒーレンス制御の完了を保証したバリア同期制御
を実行すると、本来不要な待ち合わせ時間を費やし、高
速処理の妨げとなる。
【００５１】本実施例は、動的にデータ依存関係がない
と判定できるような場合、キャッシュコヒーレンス制御
の完了を考慮せずにバリア同期を成立させることによ
り、余計な待ち合わせ時間を削減し、高速な並列処理を
実現するものである。
【００５２】図８に、本実施例の概略構成図を示す。各
々キャッシュを備える複数のプロセッサ１〜４は、主記
憶制御装置（ＳＣ）５を介し、主記憶（図示せず）を共
有してアクセスするように接続される。アドレス管理テ
ーブル制御装置（ＦＡＡ）９は、すべてのプロセッサ１
〜４のキャッシュ１０〜４０に保持するデータの主記憶
アドレス情報を一元管理する。なお、ＣＳ５は、これま
での実施例のように各プロセッサごとに設けることでも
よい。
【００５３】各プロセッサ１〜４は、バリア同期発レジ
スタ１４，２４，４４およびバリア同期受レジスタ１
５，２５，４５を備える。これは、図３と同様である。
ここで、メインプロセッサ１は主に並列化できない処理
を実行し、サブプロセッサ２，４は、メインプロセッサ
１より並列化できる処理を割当てられ、並列処理を実行
するものとする。メインプロセッサ１は、キャッシュコ
ヒーレンス制御要否判定部１９を備える。該キャッシュ
コヒーレンス制御要否判定部１９は、キャッシュコヒー
レンス不要レジスタ１９に加えてキャッシュコヒーレン
ス制御要否判定キュー１９２を備え、キャッシュコヒー
レンス不要レジスタ１９１の値をキューイングすること
ができる。ＳＣ５は、キャッシュコヒーレンス制御部５
１０、キャッシュコヒーレンスありバリア同期成立回路
５２１とキャッシュコヒーレンスなしバリア同期成立回
路５２２とＯＲ回路５２３を備えるバリア同期成立制御
部５２０、及び、全プロセッサ１〜４のバリア同期信号
を同期化する同期回路５３０を備える。キャッシュコヒ
ーレンス制御部５１０は、図３の発完了保証回路と受完
保証回路を一緒にしたものと基本的に同じである。オー
プンドレインパス５７は、各プロセッサ１〜４のバリア
同期発レジスタ１４，２４，４４が全てセットされたと
きオンになり、バリア同期信号をＳＣ５に伝達する。
【００５４】本実施例の動作として、まず、図１４に示
すような２つのＤＯループを含むプログラムを実行する
場合のバリア同期を説明する。
【００５５】図１４に示す２つのＤＯループは、隣接す
る２つのＤＯループであって、共に配列Ａをアクセスす
る。ここで、ループＤＯ１０の配列Ａ（ｉ）のアクセス
範囲Ｊ〜Ｋと、ループＤＯ２０の配列Ａ（ｉ）のアクセ
ス範囲Ｌ〜Ｍは、プログラム実行時に確定し、ＤＯ１０
の配列Ａ（ｉ）とＤＯ２０の配列Ａ（ｉ）に重なりがあ
るか否かを動的に判定可能とする。
【００５６】図１５に、各プロセッサ１，２，４で実行
するバリア同期に係る命令列の概略を示す。メインプロ
セッサ１は、キャッシュコヒーレンス制御要否判定ルー
チン、バリア同期命令、バリア同期成立確認の順に実行
し、サブプロセッサ２，４は、ストア命令Ａ（ｉ）、バ
リア同期命令、バリア同期成立確認、ロード命令Ａ
（ｉ）の順に実行する。
【００５７】メインプロセッサ１内のキャッシュコヒー
レンス不要レジスタ１９１は、初期値が“０”であり、
キャッシュコヒーレンス制御要否判定ルーチンによりキ
ャッシュコヒーレンス制御要と判定した時は“０”、不
要と判定した時は“１”をセットする。各サブプロセッ
サ２，４からストア命令が発行されると、ＦＡＡ９は、
キャッシキャンセルリクエストを発行し、キャッシュキ
ャンセル処理の終了を確認すると、キャンセル完を通知
する。全プロセッサ１，２，４がバリア同期命令を実行
すると、各バリア同期発レジスタ１４，２４，４４の値
がすべて“１”にセットされる。これにより、オープン
ドレインパス５７がオンとなり、ＳＣ５の同期回路５０
４を介してバリア同期成立制御部５００に“１”が伝達
される。
【００５８】キャッシュコヒーレンス制御要の場合、キ
ャッシュコヒーレンス制御要否判定部１９の出力信号は
“０”である。この時、キャッシュコヒーレンスなしバ
リア同期成立回路５２２は機能せず、キャッシュコヒー
レンスありバリア同期成立回路２２１のみが機能する。
キャッシュコヒーレンスありバリア同期成立回路５２１
は、同期回路５０４の出力が“１”のとき、キャッシュ
コヒーレンス制御部５１０からキャッシュセル処理の終
了通知を受け取った時点で、ＯＲ回路５０３を介して、
バリア同期成立信号を全プロセッサ１，２，４に報告す
る。各プロセッサ１，２，４は該バリア同期成立信号を
受信すると、バリア同期受レジスタ１５，２５，４５を
“１”にセットする。同時に、バリア同期発レジスタ１
４，２４，４４を“０”にリセットする。
【００５９】一方、キャッシュコヒーレンス制御不要の
場合、キャッシュコヒーレンス制御要否判定部１９の出
力信号は“１”である。この場合、キャッシュコヒーレ
ンスなしバリア同期成立回路５０２が機能し、全てのプ
ロセッサ１，２，４がバリア同期に到達したことを示す
同期回路５０４の出力が“１”となった時点で、ＯＲ回
路５０３を介して、ただちにバリア同期成立信号を全プ
ロセッサ１，２，４に報告する。これにより、各プロセ
ッサ１，２，４はバリア同期受レジスタ１５，２５，４
５を“１”にセットし、同時に、バリア同期発レジスタ
１４，２５，４５の値を“０”にリセットする。さら
に、メインプロセッサ１では、キャッシュコヒーレンス
不要レジスタ１９１の値を“０”にリセットする。
【００６０】次に、本実施例の動作として、図１６に示
すような４つのＤＯループを含むプログラムを実行する
場合のバリア同期を説明する。
【００６１】図１６に示す４つのＤＯループは、隣接す
る４つのＤＯループである。ここで、ループＤＯ３０の
配列Ａ（ｉ）のアクセス範囲Ｊ〜Ｋと、ループＤＯ４０
の配列Ａ（ｉ）のアクセス範囲Ｌ０〜Ｍ０はプログラム
実行時に確定し、ＤＯ３０の配列Ａ（ｉ）と、ＤＯ４０
の配列Ａ（ｉ）に重なりがあるか否かは動的に判定可能
とする。同様に、ＤＯ４０とＤＯ５０の配列Ｂ（ｉ）、
ＤＯ５０とＤＯ６０の配列Ｃ（ｉ）に関しても、実行時
にアクセス範囲が確定し、重なりがあるか否かは動的に
判定可能とする。
【００６２】図１７に、各プロセッサ１，２，４で実行
するバリア同期に係る命令列の概略を示す。メインプロ
セッサ１は、キャッシュコヒーレンス制御要否判定ルー
チン（０）〜（２）、バリア同期命令（０）、バリア同
期成立確認（０）、バリア同期命令（１）、バリア同期
成立確認（１）、バリア同期命令（２）、バリア同期成
立確認（２）の順に実行し、サブプロセッサ２，４はス
トア命令Ａ（ｉ）、バリア同期命令（０）、バリア同期
成立確認（０）、ロード命令Ａ（ｉ）、ストア命令Ｂ
（ｉ）、バリア同期命令（１）、バリア同期成立確認
（１）、ロード命令Ｂ（ｉ）、ストア命令Ｃ（ｉ）、バ
リア同期命令（２）、バリア同期成立確認（２）、ロー
ド命令Ｃ（ｉ）の順に実行する。
【００６３】キャッシュコヒーレンス判定ルーチンは、
判定（０）、判定（１）、判定（２）の順に行われ、こ
の判定結果は順に、キャッシュコヒーレンス制御要否判
定部１９にてキャッシュコヒーレンス不要レジスタ１９
１を介してキャッシュコヒーレンス制御要否判定キュー
１９２にキューイングされる。
【００６４】バリア同期命令（０）〜（２）の実行時、
キャッシュコヒーレンス制御要否判定キュー１９２にキ
ューイングされているキャッシュコヒーレンス制御要否
判定値を順に使用して、キャッシュコヒーレンス制御の
要否の情報がバリア同期成立制御部５００に伝達され
る。この情報により、図１４のケースと同様に、バリア
同期成立制御部５００ではキャッシュコヒーレンス制御
要もしくはキャッシュコヒーレンス制御不要のバリア同
期成立制御を行う。メインプロセッサ１では、バリア同
期成立動作ごとに、使用したキャッシュコヒーレンス要
否判定キュー１９２の内容を順に“０”にリセットす
る。
【００６５】本実施例において、キャッシュコヒーレン
ス制御要否判定を行わずにバリア同期を実行する場合に
は、キャッシュコヒーレンス制御要否判定部１９の出力
をキャッシュコヒーレンス制御要を示す値に固定とする
ことで、必砂キャッシュコヒーレンス制御の完了を保証
したバリア同期命令を実行することが可能となる。
【００６６】なお、本実施例４は、先の実施例３と組み
合せて使用することも可能である。即ち、まず、実施例
３を適用して、各プロセッサでキャッシュと主記憶との
一致保証を必要としない処理を開始し、その後、実施例
４を適用して、動的にキャッシュと主記憶の一致保証制
御の要／不要を場合わけし、いずれかを実行する。
【００６７】
【発明の効果】以上述べたように、本発明では、キャッ
シュを有する複数のプロセッサが主記憶を共有する並列
プロセッサシステムにおいて、起動、終結、バリア同期
命令を処理する場合、ＳＣでキャッシュと主記憶との一
致保証を含んで処理することによって、キャッシュと主
記憶の一致保証を必要とする同期処理に対し、高速な同
期インターフェースが実現できる。また、起動、終結、
バリア同期を同一の構成で実現しメインプロセッサとサ
ブプロセッサが同じ動作をすることをプログラム的に保
証することにより、メインプロセッサとサブプロセッサ
を区別しないハードウエアが実現できる。さらに、キャ
ッシュと主記憶との一致保証を行わない同期インターフ
ェースを追加することにより、キャッシュと主記憶との
一致保証を必要としない処理の開始を早めることができ
る。
【００６８】また、動的にデータ依存関係がないと判定
できるケースを検出し、そのような場合には、キャッシ
ュと主記憶の一致保証を行うキャッシュコヒーレンス制
御の完了を考慮せずにバリア同期を実行し、完計な待ち
合わせ時間を削減することで、高速な並列処理を実現す
ることができる。
【図面の簡単な説明】
【図１】本発明における起動インターフェースの構成例
を示すブロック図である。
【図２】本発明における終結インターフェースの構成例
を示すブロック図である。
【図３】本発明におけるバリア同期インターフェースの
構成例を示すブロック図である。
【図４】本発明における発完了保証回路の構成例を示す
ブロック図である。
【図５】本発明における受完了保証回路の構成例を示す
ブロック図である。
【図６】本発明における起動、終結、バリア同期を同一
構成で実現する同期インターフェースの構成例を示すブ
ロック図である。
【図７】本発明におけるキャッシュと主記憶の一致保証
を含む同期インターフェースと一致保証を含まない同期
インターフェースを備える構成例を示す図である。
【図８】本発明における動的にデータ依存関係がないと
判定できるケースを検出してバリア同期制御を実施する
構成例を示す図である。
【図９】従来のバスインターフェースによる同期制御方
式の構成例を示すブロック図である。
【図１０】スイッチング型のＳＣを用いた並列プロセッ
サシステムの構成例を示すブロック図である。
【図１１】従来技術による起動処理のタイムチャートで
ある。
【図１２】図１の本発明による起動処理のタイムチャー
トである。
【図１３】図７の本発明による同期処理のタイムチャー
トである。
【図１４】図８の本発明によるバリア同期制御を説明す
る命令列の一例である。
【図１５】図１４の命令列の実行をプロセッサ別に記述
した図である。
【図１６】図８の本発明によるバリア同期制御を説明す
る命令列の他の一例である。
【図１７】図１６の命令列の実行をプロセッサ別に記述
した図である。
【符号の説明】
１，２，３，４ プロセッサ ５，６，７，８ 主記憶制御装置（ＳＣ） １２ 起動発レジスタ ２２，３２，４２ 起動受レジスタ １３ 終結受レジスタ ２３，３３，４３ 終結発レジスタ １４，２４，３４，４４ バリア同期発レジスタ １５，２５，３５，４５ バリア同期受レジスタ １６，２６，３６，４６ 同期発レジスタ １７，２７，３７，４７ 保証有同期受レジスタ １８，２８，３８，４８ 保証無同期受レジスタ １９ キャッシュコヒーレンス制御
要否判定部 ５１，６１，７１，８１ 発完了保証回路 ５２，６２，７２，８２ 受完了保証回路 ５１０ キャッシュコヒーレンス制御
部 ５２０ バリア同期成立制御部 ５２１ キャッシュコヒーレンスあり
バリア同期成立回路 ５２２ キャッシュコヒーレンスなし
バリア同期成立回路 ５３０ 同期回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 磯部 忠章 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 宮木 美樹 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 市来 達也 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュを有する複数のプロセッサ
    と、それぞれのプロセッサに接続された複数の主記憶制
    御装置（ＳＣ）と、複数のプロセッサにより共有される
    主記憶と、すべてのプロセッサのキャッシュに保持する
    データの主記憶アドレス情報を一元管理するアドレス管
    理テーブル制御装置（ＦＡＡ）を具備する並列プロセッ
    サシステムにおいて、 メインプロセッサがサブプロセッサに対して起動をかけ
    る命令（起動命令）を実行すると、メインプロセッサに
    接続されたＳＣに対して起動信号を送出する手段と、 前記起動信号を受け取ったメインプロセッサに接続され
    たＳＣが、起動命令以前に発行されたストア命令による
    ＦＡＡのチェック及び必要なキャッシュキャンセルの発
    行が完了したことを検出し、各サブプロセッサに接続さ
    れたＳＣに対して通知する手段と、 前記通知を受け取った各サブプロセッサに接続されたＳ
    Ｃが、メインプロセッサから起動命令以前に発行された
    サブプロセッサへのキャッシュキャンセルをすべてプロ
    セッサに発行したことを検出した時点で該接続されたサ
    ブプロセッサに対して起動をかける手段とを有し、 メインプロセッサと各サブプロセッサ間でキャッシュと
    主記憶の一致保証を含む起動同期制御を行うことを特徴
    とする並列プロセッサシステム。
  2. 【請求項２】 キャッシュを有する複数のプロセッサ
    と、それぞれのプロセッサに接続された複数の主記憶制
    御装置（ＳＣ）と、複数のプロセッサにより共有される
    主記憶と、すべてのプロセッサのキャッシュに保持する
    データの主記憶アドレス情報を一元管理するアドレス管
    理テーブル制御装置（ＦＡＡ）を具備する並列プロセッ
    サシステムにおいて、 各サブプロセッサが内部の処理を終結したことを示す命
    令（終結命令）を実行すると、各サブプロセッサに接続
    されたＳＣに対して終結信号を送出する手段と、 前記終結信号を受け取った各サブプロセッサに接続され
    たＳＣが、終結命令以前に発行されたストア命令による
    ＦＡＡのチェック及び必要なキャッシュキャンセルの発
    行が完了したことを検出する手段と、 すべてのサブプロセッサに接続されたＳＣで前記ストア
    命令によるＦＡＡのチェック及び必要なキャッシュキャ
    ンセルの発行が完了したことを検出した場合に、それを
    メインプロセッサに接続されたＳＣに対して通知する手
    段と、 前記通知を受け取ったメインプロセッサに接続されたＳ
    Ｃが、各サブプロセッサから終結命令以前に発行された
    メインプロセッサへのキャッシュキャンセルをすべてプ
    ロセッサに発行したことを検出した時点でメインプロセ
    ッサに対して終結を通知する手段とを有し、 メインプロセッサと各サブプロセッサ間でキャッシュと
    主記憶の一致保証を含む終結同期制御を行うことを特徴
    とする並列プロセッサシステム。
  3. 【請求項３】 キャッシュを有する複数のプロセッサ
    と、それぞれのプロセッサに接続された複数の主記憶制
    御装置（ＳＣ）と、複数のプロセッサにより共有される
    主記憶と、すべてのプロセッサのキャッシュに保持する
    データの主記憶アドレス情報を一元管理するアドレス管
    理テーブル制御装置（ＦＡＡ）を具備する並列プロセッ
    サシステムにおいて、 各プロセッサがすべてのプロセッサ間で同一アドレスの
    主記憶アクセスの順序性を保証するために同期をとる命
    令（バリア同期命令）を実行すると、各プロセッサに接
    続されたＳＣに対してバリア同期信号を送る手段と、 前記バリア同期信号を受け取った各ＳＣが、バリア同期
    命令以前に発行されたストア命令によるＦＡＡのチェッ
    ク及び必要なキャッシュキャンセルの発行が完了したこ
    とを検出する手段と、 すべてのＳＣで前記ストア命令によるＦＡＡのチェック
    及び必要なキャッシュキャンセルの発行が完了したこと
    を検出した場合に、それを各ＳＣに対して通知する手段
    と、 前記通知を受け取った各ＳＣが、すべてのＳＣでＦＡＡ
    のチェック及びキャッシュキャンセルの発行を完了した
    ことを認識し、受け付けたキャッシュキャンセルをすべ
    てプロセッサに発行した時点で接続されたプロセッサに
    バリア同期成立を通知する手段とを有し、 キャッシュと主記憶の一致保証を含むバリア同期制御を
    行うことを特徴とする並列プロセッサシステム。
  4. 【請求項４】 キャッシュを有する複数のプロセッサ
    と、それぞれのプロセッサに接続された複数の主記憶制
    御装置（ＳＣ）と、複数のプロセッサにより共有される
    主記憶と、すべてのプロセッサのキャッシュに保持する
    データの主記憶アドレス情報を一元管理するアドレス管
    理テーブル制御装置（ＦＡＡ）を具備する並列プロセッ
    サシステムにおいて、 各プロセッサ間で起動、終結、バリア同期の各ケースの
    同期制御を行うために、すべてのプロセッサが起動命
    令、終結命令、バリア同期命令（以下、同期命令で総称
    する）を発行し、 各プロセッサが同期命令を実行すると、各プロセッサに
    接続されたＳＣに対して同期信号を送出する手段と、 前記同期信号を受け取った各ＳＣが、同期命令以前に発
    行されたストア命令によるＦＡＡのチェック及び必要な
    キャッシュキャンセルの発行が完了したことを検出する
    手段と、 すべてのＳＣで前記ストア命令によるＦＡＡのチェック
    及び必要なキャッシュキャンセルの発行が完了したこと
    を検出した場合に、それを各ＳＣに対して通知する手段
    と、 前記通知を受け取った各ＳＣがすべてのＳＣでＦＡＡの
    チェック及びキャッシュキャンセルの発行を完了したこ
    とを認識し、受け付けたキャッシュキャンセルをすべて
    プロセッサに発行した時点で接続されたプロセッサに同
    期成立を通知する手段とを有し、 起動、終結、バリア同期の各ケースのキャッシュと主記
    憶の一致保証を含む同期制御を行うことを特徴とする並
    列プロセッサシステム。
  5. 【請求項５】 請求項１乃至４記載の並列プロセッサシ
    ステムにおいて、すべてのプロセッサが接続されたＳＣ
    へ同期信号（起動、終結、バリア同期信号）を送出した
    ことを検出して、すべてのプロセッサに対して同期成立
    を通知する手段を有し、キャッシュと主記憶との一致保
    証有の同期制御とともに一致保証無しの同期制御を行う
    ことを特徴とする並列プロセッサシステム。
  6. 【請求項６】 キャッシュを有する複数のプロセッサ
    と、複数のプロセッサにより共有される主記憶と、スト
    ア命令によるキャッシュと主記憶の一致保証を制御する
    キャッシュコヒーレンス制御手段を備える主記憶制御装
    置（ＳＣ）とを具備する並列プロセッサシステムにおい
    て、 少なくとも一つのプロセッサ内に、バリア同期命令以前
    に発行されたストア命令によりキャッシュコヒーレンス
    制御の完了がバリア同期成立に関係があるか否か判定
    し、その判定結果を保持するキャッシュコヒーレンス制
    御要否判定部を備えるとともに、 各プロセッサがバリア同期命令を実行すると、バリア同
    期信号を送出する手段と、 前記キャッシュコヒーレンス制御要否判定部の判定結果
    がキャッシュコヒーレンス制御要を示す場合には、すべ
    てのプロセッサがバリア同期信号を送出し、かつ、当該
    バリア同期命令以前に発行されたストア命令によるキャ
    ッシュコヒーレンス制御の完了を確認して、各プロセッ
    サにバリア同期成立を通知する手段と、 前記キャッシュコヒーレンス制御要否判定部の判定結果
    がキャッシュコヒーレンス制御不要を示す場合には、す
    べてのプロセッサがバリア同期信号を送出したことを確
    認すると、各プロセッサにバリア同期成立を通知する手
    段を有することを特徴とする並列プロセッサシステム。
  7. 【請求項７】 請求項６記載の並列プロセッサシステム
    において、 キャッシュコヒーレンス制御要否判定部は、複数のバリ
    ア同期命令に対応する判定結果を保持するキャッシュコ
    ヒーレンス制御要否判定キューを備え、複数のバリア同
    期命令に対応するキャッシュコヒーレンス制御要否判定
    を先行して行って前記キャッシュコヒーレンス制御要否
    判定キューに保持し、各バッファ同期命令の実行時に、
    前記キュッシュコヒーレンス制御要否判定キューに保持
    した判定結果を用いてバリア同期制御を実施することを
    特徴とする並列プロセッサシステム。
  8. 【請求項８】 請求項６又は７記載の並列プロセッサシ
    ステムにおいて、キャッシュコヒーレンス制御要否判定
    部の出力をキャッシュコヒーレンス制御要を示す値に固
    有することで、必ずキャッシュコヒーレンス制御の完了
    を保証したバリア同期制御を実施することを特徴とする
    並列プロセッサシステム。
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