JPS62298866A - 処理装置間ロツク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［概　要］ 複数の処理装置が一つの主記憶装置を共用した情報処理
システムにおいて、各処理装置ごとに対応するロックバ
イトを備え、自処理装置のロックバイトのみがオンであ
る条件とバッファ無効化処理のための待ち時間を設ける
ことを特徴としたロック制御装置であり、これによりロ
ックレジスタを不要とした。

［産業上の利用分野］ 本発明は、複数の処理装置が一つの主記憶装置を共用す
るシステムにおける処理装置間のロック制御方式に関す
る。

複数の処理装置が一つの主記憶装置を共用するシステム
において、主記憶装置を介してデータ処理ジョブを実行
する場合には、主記憶装置上に制御テーブルを備え、「
コンベア・アンド・スワップ」、「テスト・アンド・セ
ント」等の命令を用いて、処理装置間の同期をとり行う
のが一般的である。

この際、制御テーブルの更新が複数の処理装置により同
時に行われるのを防止するため、主記憶側°御装置（以
下、ＭＣＵと略記する）にロックレジスタを備えて制御
を行う必要があるが、このロックレジスタおよびその制
御回路のハードうエア量が大きく、これが削減できれば
コスト低減に大きく寄与することができる。

［従来の技術］ 複数処理装置が一つの主記憶装置を共用するシステムに
おける処理装置間の同期化の方式として、「テスト・ア
ンド・セット」命令を使用した従来の方式について説明
する。

第５図は従来例における制御テーブルを示し、第６図は
従来例の論理構成ブロック図を示す。

第６図の従来例では、主記憶制御装置（以下、ＭＣＵと
略記する）はパイプライン回路をＪしてＭＳＵにアクセ
スする構成となっている。

第６図において、処理装置ＡＯ”Ａｎはキャッシュメモ
リを備えたｎ＋１台の処理装置を示し、処理装置ｌ＆Ｂ
ｏ〜Ｂｍはキャッシュメモリを持たないｍ＋１台の処理
装置を示す。

第６図の最も左側の矩形は、各処理装置ＡＯ〜Ａｒ＋お
よびＢＯ−Ｂｍがらのコマンド、アドレスおよびストア
データを保持するレジスタである。

各処理装置からのアクセス要求アドレスは優先制御回路
でチェックされ、チェックを通ったものは優先順位に従
いパイプラインに入れられる。

アドレスは本従来例の場合、フローティングメモリアド
レスチェック（ＦＭＡ　Ｃ１（Ｋ）を受けて主記憶アド
レス（ＭＳ　ＡＤＲ５）としてＭＳＵに送出され、スト
ア（ＳＴ）の場合データは誤り検出訂正コード（［ＩＣ
Ｇ）を付けられストアデータ（ＳＴＯＲＥ口八Ｔ八）へ
しへＭＳＵに送出される。

フェッチ（ＦＥＴＣＨ）の場合はクロック周期の何倍か
の後ＭＳＵからフェッチデータ（ＦＰ、ＴＣＩＩ　ＤＡ
ＴＡ）として出力され、これは誤り検出訂正を経て各処
理装置へ送出される。

部分書込み（Ｐａｒｔｉａｌ　５ｔｏｒｅ）の場合は、
そのアドレスのデータがフェッチされ、パイプライン中
のストアデータとマージ（ＭＥＲＧＥ）されて１語とさ
れてＨＣＣを（寸けられストアデータ（ＳＴＯＨＤＡＴ
Ａ）としてＭＳＵに送出される。

パイプラインには制御フラグ、アドレスおよびデータが
入れられ、コマンドがストアの場合は、そのアドレスは
バッファ・インバリデーション・アドレスレジスタ（Ｂ
ＴＲ）に入れられ処理装置ＡＯ〜Ａｎに送出される。

これは、キッシュメモリを持つ処理装置においては、Ｍ
ＳＵからキャッシュメモリへ取り込んでいるデータのう
ちの、あるアドレスのデータがＭＳＵで書き替えられた
ときこれを無効化しなければならないからである。

誤り検出訂正回路（ＥＣＣ）において単一ビットエラー
が検出されたときは、そのアドレスはフェイリング・ス
トレージアドレス・レジスタ（ＦＳＡＲ）に入れられレ
ジスタ（ＧＰＢＲ）を経て処理装置Ａｏ−Ａｎへ送出さ
れる。

ある処理装置が他の処理装置に仕事を依頼するときは、
処理させる仕事の内容、データを記述した制御テーブル
を主記憶上に用意し、そのロックバイトを０”とする。

従来の制御テーブルは、第５図に示すように各処理装置
に共通に一つのロックバイトを備えている。

各処理装置は、主記憶上の同期テーブルを定期的に読み
にゆくようにプログラムされている。

処理装置は、［テスト・アンド・セント」命令のオペラ
ンドアドレスで指定する主記憶のデータをロードし、左
端（０ビツト目）のデータの値により条件コードをセッ
トする。

０ビツト目のデータが“０”であれば、命令が成功であ
ったとして“オール１”データをストアし、制御テーブ
ルの内容の処理が終了したと書き替える。

データをロードしてからデータをストアするまでの間、
ＭＣＵではこのアドレスを保持し、他の処理装置からの
アクセスアドレスと比較して、一致した場合はアクセス
を禁止する。即ち、このアドレスへの他の処理装置のア
クセスを禁止する。

これを行うのが、ロックレジスタであって、処理装置の
数が多くなると各処理装置のアクセスアドレスとの比較
のためのハードウェア量は非常に多くなる。

［発明が解決しようとする問題点］ 上記に説明のように、従来のようにＭ　ＣＵにロックレ
ジスタというハードウェアを備えてロック制御を行う方
法は、非常に多くのハードウェア量を必要とするという
問題点があった。

本発明は、上記の従来の問題点を解消した新規な処理装
置間ロック制御方式を提供しようとするものである。

Ｅ問題点を解決するための手段］ 第１図は本発明の処理装置間ロック制御方式の原理ブロ
ック図を示す。

第１図において、１は制御テーブルであり、これには各
処理装置ごとに対応するロックハイド１゜Ｂｌ、　ＬＢ
２．　ＬＢ３．−を備えている。

各処理装置は、絶えず主記憶上の制御テーブルをサーチ
するルーチンで動作している。

２は自装置ロックバイト操作手段であり、制御テーフ゛
ル１の自”ＡＷ用のロ　　ツクバイトにアクセスしこれ
をオンとする。

３は時間待ち手段であり、バ・７フア無効化処理の伝播
に要する時間を待つ処理を行う。

４はロックバイト検査手段であり、総ての日ツクバイト
を読み出し、検査し、自装置用ロックバイトのみがオン
であるかを調べる。

５はテーブル更新手段であって制御テーブルを更新処理
する。

処理装置は制御テーブル１の自装置用ロックハイドにア
クセスしてこれをオンとし、時間待ち手段３による時間
を待った後、ロックバイト検査手段４により全ロックハ
イドを読み出して検査し、検査の結果、自処理装置のロ
ックバイトのみがオンであったときは、テーブル更新手
段５により制御テーブルｌを更新し、自処理装置用のロ
ックハイドをオフとする。

ロックバイト検査手段４による検査の結果、他処理装置
のロックバイトもオンであったときは、テーブルを更新
せず、自処理装置用のロックバイトをオフとする。

［作用］ 上記に説明のように、次の３つの条件により制御するこ
とにより、従来使用していたロックレジスタの必要性を
なくするものである。

■制御テーブルにそれぞれの処理装置用のロックバイト
を持つ。

■自装置用のロックバイトのみがオンのときだけ制御テ
ーブルの更新を行うことができる。

■バッファ無効化処理の伝播時間の保証を待ち時間によ
り行う。

■のバッファ無効化処理の伝播時間の保証は、キャシュ
メモリを備えた処理装置において、他の処理装置がスト
アしたときのバッファ無効化処理に要する時間を待つも
のであり、従ってキャシュメモリを備えていない処理装
置においてはその必要はない。

［実施例］ 以下第２図〜第４図に示す実施例により、本発明をさら
に具体的に説明する。

第２図は、本発明の実施例における制御テーブルを示す
図である。

図に示すように、中央処理装置（ＣＰ［Ｊ）用としてロ
ックバイト１　　（ＬＯＣＫ　ＢＹＴＥ　１）　　を、
チャネルプロセッサ（ＣＨＰ）用としてロックハイド２
（１，０ｃＫ　ＢＹＴＥ　２）を備えている。

第３図は本発明の実施例の論理構成ブロック図である。

図に示すように、Ｍ　ＣｔＪにロックレジスタを備えて
いない。

ＭＳＵにアクセスしデータを更新する処理装置として、
キャッシュメモリを備えている中央処理装置（ＣＰ　Ｕ
）と、キャッシュメモリを備えていないチャネル処理装
置（ＣＨＰ）とがある。その他の構成は、第６図の従来
例とほぼ同じである。

第４図は本発明の実施例による処理を示すフローチャー
トである。

第４図（ａ）は、キャシュメモリを備えている処理装置
の処理を示し、（ｂ）はキャシュメモリを備えていない
処理装置の処理を示す。

第４図（ａ）のフローチャートに従って処理の流れを説
明すると次のとおりである。

■自装置用ロックバイト（例えば！、ＯＣＫ　ＢＹＴＥ
　１）にアクセスし、“オール１”をストアする。即ち
、ＬＯＣＫ　ＢＹＴＥ　１をオンとする。

■逐次化命令を実行し、逐次化処理を行う。

■バッファ無効化処理の伝播に要する時間Ｘτの間待つ
。

■総てのロックバイトをフエ・７チする。

■各ロックバイトを検査し、自装置ロックバイト（ＬＯ
ＣＫ　ＢＹＴ［！　１）のみがオンであるがを判断し、
Ｙｅｓであればステップ■へ進み、Ｎｏであればステッ
プ■へ飛ぶ。

■制御テーブルを処理済みを表すよう更新する。

■自装置用ロックバイトに“オール０″をストアする。

即ち、ＬＯＣＫ　ＢＹＴＥ　１をオフとして、この処理
を終る。

第４図（ｂ）のキャシュメモリを備えてない処理装置に
よる処理では、ステップ■とステップ■の処理は必要な
く、その他の処理と同一である。

［発明の効果］ 以上説明のように本発明によれば、多量のハードウェア
量を要するロックレジスタを無くすることができ、また
ハードウェア的にロックレジスタでＭＣＵパイプライン
が停止しないのでスループットの増大が可能であり、そ
の実用上の効果は極めで大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例における制御テーブルを示す図
、 第３図は本発明の実施例の論理構成ブロック図、第４図
は本発明の実施例による処理を示すフローチャート、 第５図は従来例における制御テーブルを示す図、第６図
は従来例の論理構成ブロック図である。 図面において、 １は制御テーブル、 ２は自装置ロックバイト操作手段、 ３ば時間待ち手段、 ４はロックバイト検査手段、 ５はテーブル更新手段、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 複数の処理装置が一つの主記憶装置を共用し、各処理装
   置による主記憶装置へのアクセスを制御するための制御
   テーブルを主記憶内に備えた情報処理システムにおいて
   、 該制御テーブル（１）内に、各処理装置ごとに対応する
   ロックバイトを備えると共に、 各処理装置に、 制御テーブル（１）の自装置用のロックバイトにアクセ
   スし、これを操作する自装置ロックバイト操作手段（２
   ）と、 バッファ無効化処理の伝播に要する時間を待つ時間待ち
   手段（３）と、 総てのロックバイトを読み出し、検査するロックバイト
   検査手段（４）を備え、 制御テーブルの更新の際、自処理装置のロックバイトを
   オンとし、バッファ無効化処理の伝播に要する時間を待
   った後各処理装置のロックバイトを読み出して検査し、
   自処理装置のロックバイトのみがオンのときに制御テー
   ブルの更新を行うよう構成したことを特徴とする処理装
   置間ロック制御方式。