JPH0564825B2 - - Google Patents

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JPH0564825B2
JPH0564825B2 JP63256604A JP25660488A JPH0564825B2 JP H0564825 B2 JPH0564825 B2 JP H0564825B2 JP 63256604 A JP63256604 A JP 63256604A JP 25660488 A JP25660488 A JP 25660488A JP H0564825 B2 JPH0564825 B2 JP H0564825B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)

Description

【発明の詳細な説明】 〔概要〕 複数のCPUが主記憶装置を共有する情報処理
装置におけるCPU間での主記憶参照の逐次化制
御方式に関し、 逐次化後の主記憶アクセス開始を可能な限り早
期化して、複数CPUによる並列処理性能を向上
させることを目的とし、 複数のCPUと、これら複数のCPUにより共有
される主記憶装置とからなり、各CPUには高速
小容量のキヤツシユが設けられて主記憶装置とと
もに階層化された記憶装置が構成されている情報
処理装置において、１つのCPUが他の全ての
CPUに対して主記憶参照の逐次化を行う場合、
他の全てのCPUに対しまず逐次化を通知し、他
のCPUから同様な逐次化の通知が無いかあるい
はは自CPUが先に逐次化を行おうとする場合に
は直ちに自CPUの主記憶参照を許すように構成
した。
〔産業上の利用分野〕
本発明は、複数のCPUが主記憶装置を共有す
る情報処理装置におけるCPU間での主記憶参照
の逐次化制御方式に関する。
〔背景〕
一般にCPUから主記憶装置へのフエツチある
いはストアアクセスは、通常、複数並列して行わ
れるが、それらのアクセスは、命令の規定された
順序にしたがい、また１つの命令についてはオペ
ランドの規定された単位と順序にしたがつて行わ
れたのと同じ結果となることが保証される必要が
ある。
また主記憶装置が複数のCPUによつて共有さ
れている情報処理装置では、各CPUが主記憶装
置上の共通領域を用いて連携して処理を行うと
き、あるCPUが行つた複数のストアが、他の
CPUから実行順序にしたがつて観測されるよう
に保証することが規定されている場合がある。
この場合はさらに、いくつかの命令あるいは割
込み処理のある操作が行われたとき、CPUがそ
れに先行して行つた主記憶装置のアクセスを全て
完了してから後続の主記憶装置アクセスを行うよ
うに、他のCPUで観測されることを保証するこ
とが通常規定される。この保証のための処理は、
逐次化と呼ばれる。
このような複数のCPU間における主記憶アク
セスの逐次化処理は、高速に実行できることが
CPUの並列処理性能を高めるに望まれている。
〔従来の技術〕
第８図は本考案発明が対象とするタイプの情報
処理装置の従来例構成を示す。
第８図において、１−０，１−１，……，１−
Ｎは並列に動作するＮ＋１台のCPUである（Ｎ
は１より大きい整数）。２は各CPUからのアクセ
ス要求を処理する記憶制御装置MCU、また３は
各CPUにより共有される主記憶装置MSU、であ
る。
さらに各CPUには、４−０ないし４−Ｎで示
される高速小容量バツフアのキヤツシユが設けら
れており、それぞれ主記憶装置MSUとともに階
層化され記憶装置を構成している。また各CPU
には、５−０ないし５−Ｎで示される命令制御部
があり、パイプラインによる命令の実行制御を行
つている。
これらキヤツシユの制御方法には、ストアイン
とストアスルーがある。ストアインは、ストアを
ストア実行時点ではキヤツシユにだけ反映し、逐
次化を行う時点つまり他のCPUに自CPUのスト
アを全て反映させる時点にまとめて主記憶装置
MSUに反映させる方法である。またストアスル
ーは、常時ストアを主記憶装置MSUまで反映さ
せる方法である。
逐次化処理は、キヤツシユ制御方法がストアイ
ンかストアスルーかで大きく異なつてくる。以
下、それぞれの場合についての例を示す。
ストアインの場合には、しばしばプライベート
パブリツクの別により制御を分けており、パブリ
ツクの領域に対しては、たとえば逐次化時点でキ
ヤツシユの内容を主記憶装置MSUに反映し、そ
の後キヤツシユを無効化してから後続の主記憶ア
クセスを行い、主記憶装置MSU上の最新のデー
タが取り込まれるようにして逐次化を保証する方
法がある。
またストアスルーの場合には、各CPUでのス
トアを常時主記憶装置MSUまで反映させ、同時
に他のCPUのキヤツシユにそのストア領域のデ
ータが保持されていればそれらを無効化する反映
処理を行い、逐次化を行うCPUでは、他のCPU
への反映処理が完了するまで後続の主記憶アクセ
スを遅らせる方法がある。
また逐次化には、逐次化を伴う操作単位の中の
主記憶アクセスと逐次化対象の主記憶アクセスと
の前後関係から、次の２通りのやり方がある。
その１つは、逐次化を伴う操作単位に先行する
主記憶アクセスの完了後に、この操作単位の中の
主記憶アクセスを行うことを保証するプリシリア
ライズであり、他の１つは、逐次化を伴う操作単
位に後続する主記憶アクセスを、この操作単位の
完了後に行うことを保証するポストシリアライズ
である。
第９図はプリシリアライズによる制御の従来
例、第１０図はポストシリアライズによる制御の
従来例を、それぞれタイムチヤートで示したもの
である。
第９図のプリシリアライズの従来例において、 の逐次化を伴う命令のパイプラインにおける
実行フローを示し、Ｄは命令デコード、Ａはオペ
ランドのアドレス発生、Ｔはアドレス変換、Ｂは
バツフア（キヤツシユ）アクセス、Ｅは演算、Ｗ
は結果書込みの各サイクルを表す。またＴサイク
ルおよびＢサイクルの下に示されいるLBSはキ
ヤツシユ、EARは有効アドレスレジスタ、OWR
はオペランドワードレジスタである。
は、の逐次化を伴う命令に先行するストア
要求について記憶制御装置MCUが処理中にCPU
へ送出するストアペンデイング信号である。
は、逐次化を伴うCPUがMCUに逐次化要求
を行うために、MCUからのストアペンデイング
信号がOFFになつてから送出する逐次化要求信
号である。
は、MCUが他のCPUに対して逐次化要求を
通知し、他のCPUが本CPUからの先行するスト
アの結果をキヤツシユに反映（キヤツシユ無効
化）させる逐次化処理の期間である。また、この
期間、他CPUは、主記憶アクセスを停止してい
る。
は、の逐次化処理の完了により、MCUが
逐次化を行うCPUへ送出する逐次化完了信号で
ある。CPUはこの信号により逐次化処理を終了
させる。
は、の命令実行がプリシリアライズにより
遅らせるインタロツク期間である。つまりＡサイ
クルで発生されたアドレスを用いたオペランドの
フエツチは、このインタロツク期間中待たされ、
逐次化完了によりインタロツクが解除された後の
Ｂサイクルで、LBSを介して実行される。
次に第１０図のポストシリアライブの従来例に
ついて説明する。
′は、CPUにおけるストア要求をもつ命令の
実行フローである。
′は、先行するストア要求の実行によりMCU
からCPUへ送出されるストアペンデイング信号
である。
′は、′のＢサイクルでキヤツシユへのデー
タ書込みを行つたことによりMSUへのストア反
映のために、CPU内に生じるポストシリアライ
ズトリガ信号である。
′は、′のストアペンデイング信号がOFF
になつたとき′の結果としてCPUからMCUへ
送出される逐次化要求信号である。
′は、CPUが′の逐字化要求信号をMCUへ
送出した後、MCUが他CPUにそれを通知し、他
CPUが先行する本CPUからのストアの結果をキ
ヤツシユに反映（キヤツシユ無効化）させる逐次
化処理の期間である。またこの期間、他CPUは
主記憶アクセスを停止している。
′は、他CPUがキヤツシユの反映処理が完了
したとき、MSUが逐次化を行うCPUへ送出する
逐次化完了信号である。CPUは、この信号によ
り逐次化処理を終了させる。
′は、′のストア命令STの後に実行される
命令の実行シーケンスであり、そのＡサイクルで
発生されたアドレスを用いて行うフエツチは、
′のポストシリアライズトリガの発生によりイ
ンタロツクされ、′の逐次化処理の終了まで待
たされて実行される。
′は、′のインタロツク期間である。
以上の第９図および第１０図で示した従来例の
動作を、第８図の構成を用いてまとめて説明する
と、 各CPU１−０ないし１−Ｎの命令制御部５−
０ないし５−Ｎのいずれかが命令実行に伴うスト
アの操作を行うと、キヤツシユ４−０ないし４−
Ｎの対応するものと記憶制御装置MCU２との間
のインタフエースに支障がなくなるサイクル、つ
まりストアペンデイング信号がOFFになるサイ
クルまで待つてから逐次化要求信号をMCUに発
信し、その後この信号が他のCPUに届くまで主
記憶アクセスを止めている。
MCU２は、逐次化要求信号を、ストア要求と
同様に先に受けとつたものから順次処理して、他
CPUへ伝える。この結果他CPUでは、それ以前
に受けたキヤツシユの無効化要求の処理が完了す
るまで、自CPUの主記憶アクセスを停止する。
すなわちストアペンデイング信号がOFFにな
つた後に送られた逐次化要求信号がMCUから他
の各CPUへ到達すると、それ以前に行われたス
トアが他CPUのキヤツシユに全て反映される保
証が行われる。
〔発明が解決しようとする課題〕
複数のCPUがそれぞれキヤツシユをそなえ、
主記憶装置を共有する形式の従来の情報処理装置
では、キヤツシユがストアインとストアスルーの
いずれの方法で制御されていても、逐次化時点で
のストア反映処理やキヤツシユ無効化処理などが
完了するまで逐次化後の主記憶アクセスが待たさ
れ、複数CPUによる並列処理性能が低下すると
いう問題があつた。
本発明は、逐次化後の主記憶アクセス開始を可
能な限り早期化して、複数CPUによる並列処理
性能を向上させることを目的とする。
〔課題を解決するための手段〕
本発明は、主記憶装置を共有する複数のCPU
間での逐次化は、各CPUが相互に主記憶アクセ
スの順序を観測できる場合に意味があること、つ
まりあるCPUが逐次化を行つた場合、他のCPU
から観測できるのは、その順序が保証されている
主記憶アクセスと関連する領域を主記憶アクセス
する場合のみであることに着目して、逐次化の後
の主記憶アクセスを待たせる必要がある場合とな
い場合とを区別し、待たせる必要がない場合には
直ちに後続の主記憶アクセスを実行させるように
したものである。
次に具体例で説明する。なおCPU−０とCPU1
の2CPUの情報処理装置の場合を例に説明する。
CPU−０が領域Ａ，Ｂに順にデータをスト
ア（ST）し、続いてCPU−１が領域Ｂ，Ａか
ら順にデータをフエツチ（Fch）する場合の命
令シーケンスの例を以下に示す。
（CPU−０） （CPU−１） ST Ａ 〓 ST Ｂ 〓 〓 Fch Ｂ 〓 Fch Ａ この場合、CPU−１がＢをフエツチしたとき
にCPU−０がストアした結果が見えた（つまり
反映されていた）ならば、CPU−１が次にＡを
フエツチすると必ずCPU−０が先にストアした
結果が見えるべきである。これは、CPU−０が
行うストアの順序保証によるものである。
CPU−０が領域Ａへストア（ST）した後、
逐次化（Serialize）を行い、その後領域Ｂを
フエツチ（Fch）し、続いてCPU−１は領域Ｂ
へストア（ST）した後逐次化（Serialize）を
行い、その後で領域Ａをフエツチ（Fch）を行
う場合の命令シーケンスの例を示す。
（CPU−０） （CPU−１） ST Ａ 〓 Serialize 〓 Fch Ｂ 〓 〓 ST Ｂ 〓 Serialize 〓 Fch Ａ この場合、CPU−０がＢをフエツチした結果
には、CPU−１がストアした結果が反映されて
いない。すなわち、CPU−０のＢのフエツチが
CPU−１のＢのストアよりも先行しているとす
るならば、CPU−０のＡへのストアはＢのフエ
ツチよりも前に完了しているからCPU−１のＢ
へのストアよりも先であり、またCPU−１のＡ
のフエツチよりも必ず先になつている。
したがつて、CPU−０がＡにストアした結果
は、CPU−１が行うＡからのフエツチに必ず反
映されていなければならない。これは、CPU−
０とCPU−１が、それぞれ逐次化により、前後
のストアとフエツチおよびフエツチとストアを順
序保証していることに基づいている。他方、
CPU−１が逐次化を行つていないならば、Ｂへ
のストアがＡのフエツチよりも先に行われる保証
はないので、CPU−０がＢをフエツチしたとき、
ＢにCPU−１がストアした結果が反映されてい
なかつたとしても、それからCPU−１がＡをフ
エツチしたときにCOU−０がストアした結果が
見える（反映されている）とは限らないことにな
る。
ここで挙げた２つの例のうち、の場合の
CPU間における順序保証は、CPUがストアを行
う際に主記憶装置へのストア処理をその都度逐次
的に行い、また他CPUのキヤツシユに同じスト
ア領域のデータをもつものがあればそれを無効化
する処理を逐次的に行うことにより、容易に実現
される。そしてそれによる逐次化後の主記憶アク
セスの遅れは、キヤツシユの無効化された領域へ
のアクセスにより生じる主記憶装置からキヤツシ
ユへのデータの取り込みに要する時間によるもの
だけである。
しかしながらの例におけるCPU間での順序
保証では、逐次化以前のストアが主記憶装置に反
映されかつ他CPUのキヤツシユの該当領域が無
効化されるまで、逐次化後のフエツチを遅らせる
必要があり、そのためには特別な制御を行わなけ
ればならない。
ここで、の例においては、両CPU共逐次化
を行つている場合にのみ相互に順序の保証が必要
となること、および両CPUの実行順序のうち保
証が必要なのは、互いに他CPUから観測される
自CPUの逐次化をはさんだストアとフエツチの
順序であり、両CPU間の実行順序を規制するも
のではないことを理解すべきである。
この点から、の例において、CPU−０が逐
次化を行うことをCPU−１が逐次化を行うまで
に知り得たならば、CPU−０における逐次化の
後のフエツチ（Fch Ｂ）を、逐次化以前のスト
ア（ST Ａ）がCPU−１に反映されるまで待た
せるのは無意味であること、一方CPU−１にお
いては、CPU−０が逐次化以前に行つたストア
（ST Ａ）が自CPUの逐次化以後のフエツチ
（Fch Ａ）に反映されるのを待つだけでよいこと
が分かる。
そこで本発明では、各CPUが逐次化を行う際
には他CPUへこれを通知し、さらに他CPUから
の逐次化の通知の有無を調べて、他CPUからの
通知がある場合に限つて、逐次化の後の主記憶ア
クセスを、逐次化を通知したCPUの逐次化以前
に行われたストアの結果が自CPUに反映される
まで遅らせるという逐次化制御方式をとるもので
ある。
それによる本発明の構成は、複数のCPUと、
これら複数のCPUにより共有される主記憶装置
とからなり、各CPUには高速小容量のキヤツシ
ユが設けられて主記憶装置とともに階層化された
記憶装置が構成されている情報処理装置におい
て、複数のCPUの各々はCPU間で主記憶参照の
逐次化を制御するために逐次化通知制御回路を備
え、任意の１つのCPUが他の全てのCPUに対し
て主記憶参照の逐次化を行う場合、当該１つの
CPUの逐次化通知制御回路は、他の全てのCPU
の逐次化通知制御回路に対しまず逐次化を通知
し、他のCPUの逐次化通知制御回路から同様な
逐次化の通知が無いかあるいは有っても優先制御
により自CPUの逐次化が先となる場合には、直
ちに自CPUの主記憶参照を許し、また他のCPU
の逐次化の通知が有つてそれが優先制御により先
になつた場合には、当該他のCPUで行つたスト
アの結果が自CPUのキヤツシユに反映されるま
で、自CPUの逐次化後の主記憶参照を持たせる
ことを特徴とする。
第１図は、本発明の原理説明図である。
第１図において、１０はCPU−０、１１は
CPU−１、１２は記憶制御装置MCU、１３は主
記憶装置MSU、１４と１５はそれぞれCPU−０
とCPU−１内に設けられたキヤツシユである。
CPU−０とCPU−１の各ブロツク内に、本発
明による逐次化制御のアルゴリズムをフロー形式
で示してある。
また図では簡単化のために２台のCPUのみが
示されているが、一般的に２台以上の任意台数で
あつてよい。その場合各CPUは、逐次化制御に
関して同じ機能を備えているものとされる。
次に図示されているフローのステツプないし
にしたがつて各CPUの逐次化制御のアルゴリ
ズムを説明する。
各CPUは、それぞれの命令シーケンスを実
行し、逐次化要求を検出する。
で逐次化要求を検出したとき、他のCPU
に逐次化通知を行う。
の後、他CPUからの逐次化通知の有無を
調べ、その結果によりあるいはを実行す
る。
で他CPUからの逐次化通知を検出したと
き、自CPUにおける逐次化の後続フエツチの
実行を持たせる。
で検出した逐次化通知の発信元の他CPU
で行つたストアの結果を自CPUのキヤツシユ
に反映させるキヤツシユ無効化が完了、すなわ
ち逐次化処理が完了するのを待つ。
で他CPUの逐次化通知が無い場合、ある
いはで逐次化処理の完了が検出されたとき、
逐次化の後続フエツチを実行する。
〔作用〕
具体例を用いて、本発明の逐次化制御方式の作
用を説明する。
第２図は、CPU−０とCPU−１がそれぞれ逐
次化を含む命令シーケンスを実行する場合の逐次
化制御動作の説明図である。
まずCPU−０が領域Ａへのストア要求（ST
Ａ）を発信し、続いて逐次化（Serialize）を起
動する。
この逐次化制御において、CPU−１に逐次化
通知（Serialize Notify CPU−０）を送出する
とともに領域Ａへのストア要求（ST Ａ）の完了
を待たずに領域Ｂからのフエツチ（Fch Ｂ）を
実行させる。このフエツチは、キヤツシユにデー
タがあればキヤツシユから行なわれる。
他方CPU−１では、CPU−０からの逐次化通
知（Serialize Notify CPU−０）を受け取る。
その後、領域Ｂへのストア要求（ST Ｂ）を発信
し、次に逐次化（Serialize）を起動する。この
逐次化制御において、CPU−０に逐次化通知を
行うとともに、先に受け取つてあるCPU−０か
らの逐次化通知を認識して、後続の領域Ａからの
フエツチ（Fch Ａ）をインタロツクし、実行を
待たせる。
続いてCPU−１では、CPU−０のストア要求
（ST Ａ）に基づくキヤツシユ無効化の完了を待
ち、この無効化が完了すると、主記憶から領域Ａ
の新データをキヤツシユに取り込み、フエツチ要
求（Fch Ａ）を実行する。
このようにして各CPUは、逐次化を行うとき
その時点で他のCPUに逐次化を通知し合うこと
により、逐次化を行うCPUは、他のCPUからの
逐次化通知の有無により後続のフエツチを持たせ
るか否かを切り分ける制御を行う。
〔実施例〕
以下に、本発明の実施例を説明する。
第３図はCPU間で逐次化通知を交換するシス
テム制御インターフエースの実施例構成図であ
り、２０はCPU−０、２１はCPU−１、２２は
CPU−２、２３はCPU−３、２４はシステム制
御インターフエース、２５は任意の１つのCPU
から送出された逐次化通知信号を残りの各CPU
に分配する分配回路、２６−０ないし２６−３は
それぞれCPU−０ないしCPU−３から送出され
る逐次化通知信号を受け取る入力ポート、２７−
０ないし２７−３はCPU−０ないしCPU−３の
それぞれに対して残りの３つのCPUから送出さ
れる逐次化通知信号を出力するための出力ポー
ト、２８−０ないし２８−３は入力ポート２６−
０ないし２６−３のそれぞれを対応するCPU−
０ないしCPU−３が有効なときにだけ分配回路
２５に結合するAND回路、２９−０ないし２９
−３は命令制御部、３０−０ないし３０−３は逐
次化通知制御回路である。
各CPU２０ないし２３では、その命令制御部
２９−０ないし２９−３が命令または割込みによ
つて逐次化が必要であることを認識した時点で、
逐次化通知制御回路３０−０ないし３０−３によ
り逐次化通知信号をONにし、その後、自CPUか
らの逐次化以前のストアが他CPUに反映される
ことが保証されるまで継続する。
各CPUからの逐次化通知信号は、それぞれシ
ステム制御インターフエース２４の入力ポート２
６−０ないし２６−３とAND回路２８−０ない
し２８−３を経由して分配回路２５へ入力され、
出力ポート２７−０ないし２７−３を介して各他
のCPUに分配される。
第４図は、第３図の各CPU内に設けられてい
る逐次化通知制御回路の詳細な構成図である。
第４図において、３１はCPUから発信する逐
次化通知信号を設定するラツチ、３２はバツフア
ゲート、３３は逐次化通知信号が第３図のシステ
ム制御インターフエース２４を介して他CPUに
伝達されるまでの遅延時間に見合つたタイミング
をつくるための逐次化通知カウンタ、３４は自
CPUからの逐次化通知信号の発信と他CPUから
の逐次化通知信号の到来のいずれが早いかを検出
するプライオリテイ回路である。
ラツチ３１は、第３図の命令制御部からの逐次
化通知設定信号によつてセツトされ、MCUから
の逐次化完了信号によつてリセツトされる。ラツ
チ３１の出力である逐次化通知信号は、バツフア
ゲート３２を介して第３図のシステム制御インタ
フエース２４へ送出される。
逐次化通知カウンタ３３は、逐次化通知設定信
号によつて初期値を設定され、その後、クロツク
にしたがつて減算カウントを行い、“０”に達す
るまでの間ONで“０”に達したときOFFとなる
逐次化通知カウンタ非零信号を、インタロツク制
御のため命令制御部へ送出すると共に、プライオ
リテイ回路３４に、他CPUからの逐次化通知信
号のチエツクタイミングを与える。
プライオリテイ回路３４は、第３図のシステム
制御インタフエース２４から他CPU逐次化通知
信号を受け取り、逐次化通知カウンタ非零信号が
ONのとき出力の他CPU逐次化優先信号をONに
して、インタロツク制御のため命令制御部に通知
する。
第５図にプリシリアライズによる制御の実施例
をまた第６図にポストシリアライズによる制御の
実施例をそれぞれタイムチヤートで示す。これら
のタイムチヤートは、第９図および第１０図に示
す従来例のタイムチヤートに対応するものであ
り、基本的な制御の流れはそれぞれ共通してい
る。
まず第５図のプリシリアライズの実施例につい
て説明する。
は、自CPUの逐次化を伴う命令（ストア要
求をもつ）のパイプラインにおけるフローであ
る。
は、のＡサイクルで発生される逐次化通知
設定信号である。
は、の逐次化通知設定信号によつて起動さ
れる逐次化通知カウンタの出力の逐次化通知カウ
ンタ非零信号である。
は、逐次化通知信号である。
は、他CPU（CPU−ｉ、CPU−ｊ、CPU−
ｋで表す）からの他CPU逐次化通知信号である。
は、MCUからのストアペンデイング信号で
ある。
は、CPUからMCUへ送出する逐次化要求信
号である。
は、他CPUにおけるキヤツシユ無効化のた
めの逐次化処理である。
は、逐次化処理の完了によりMCUから各
CPUに送出される逐次化完了信号である。
は、自CPUが発信した逐次化通知信号が他
CPUに到達されるまでの時間を保証するインタ
ロツク期間である 次に、第６図のポストシリアライズの実施例に
ついて説明する。
′は、逐次化を伴う命令の実行フローである。
′は、′のＡサイクルで発生される逐次化通
知設定信号である。
′は、逐次化通知カウンタ非零信号である。
′は、逐次化通知信号である。
′は、他CPU逐次化通知信号である。
′は、MCUからのストアペンデイング信号で
ある。
′は、後続の主記憶アクセスについての逐次
化を要求するポストシリアライズトリガ信号であ
る。
′は、自CPUからMCUへ送出される逐次化
要求信号である。
′は、他CPUにおける逐次化処理の期間であ
る。
′は、MCUから各CPUへ送出される逐次化
完了信号である。
′は、自CPUにおけるフエツチを伴う後続命
令の実行シーケンスである。
′は、逐次化通知が他CPUに到達するまでを
保証インタロツク期間である。
第３図および第４図の実施例構成の全体的な動
作を、第５図および第６図のタイムチヤートを用
いて説明する。
第５図および第６図に示すように、示した逐次
化を行おうとする命令のフローのＡサイクルで、
逐次化通知設定信号をONにしてそれにより逐次
化通知信号をONにし、逐次化通知カウンタを起
動する。
この逐次化通知カウンタ３３は、逐次化通知信
号がシステム制御インタフエース２４を経由して
他CPUに届くまでに経過したサイクル数でカウ
ンタオーバーする。
このカウンタオーバーまでは、第５図のプリシ
リアライズでは自CPU（通常、フエツチが同じフ
ローで行われる）、第６図のポストシリアライズ
では後続の主記憶アクセスのあるフローのそれぞ
れのＡサイクルでインタロツクして、主記憶アク
セス要求を遅らせる。
逐次化通知カウンタ３３がカウンタオーバーす
るまでの間、他CPUからの逐次化通知があるか
否かをプライオリテイ回路３４で調べ、これがな
ければ自CPUだけが逐次化をしているか、もし
くは自CPUの方が先に逐次化を行おうとしたと
判断する。
この逐次化通知カウンタ３３がカウンタオーバ
ーした後では、他のいずれかのCPUから逐次化
通知が届いてもプライオリテイ回路３４で無視さ
れる。なぜならばこの場合、自CPUからの逐次
化通知が他の各CPUに先に届いている筈だから
である。
また逐次化通知カウンタ３３がカウントオーバ
ーするまでの間に、他CPUからの逐次化通知を
受けとつた場合には、そのCPUからの逐次化通
知信号がOFFになるまで、引き続きＡサイクル
でインタロツクする。これは、プライオリテイ回
路３４の出力の他CPU逐次化優先信号を用いて
制御される。
上記した他CPUからの逐次化通知によるＡサ
イクルのインタロツクの有無にかかわりなく、第
９図および第１０図に示した従来例と同じ手順で
逐次化要求が行われる。そしてその結果行なわれ
る逐次化処理が完了したときに逐次化通知信号を
OFFに落とせば、自CPUからの逐次化以前のス
トアはすべて化CPUに反映される。
以上述べたように従来例では、逐次化の際に常
に自CPUの逐次化以前に行つたストアが全て他
CPU弐反映されることが保証される逐次化処理
の完了まで後続の主記憶アクセスを持たせていた
のに対し、本発明では実際の逐次化要求よりも先
に逐次化通知を他CPUに直接伝えることによつ
て、その伝達時間に見合うだけの少しのインタロ
ツクをかけるのみで十分となる。
特に、この逐次化通知の伝送時間に対応するイ
ンタロツク期間は、固定でよく、他のインタロツ
ク要因によつて影響を受けないため、他の避けら
れないインタロツク要因がある場合には、それに
重なつて、観測されないことが多い。たとえば第
７図に示すように、先行する命令のフローでフエ
ツチFchに伴うインタロツクが発生した場合、こ
れはＥサイクロのインタロツクとなるため、逐次
化を行なうフローでは、すでにＡサイクルのイン
タロツクを抜けており、Ｅサイクルのインタロツ
ク中に逐次化通知は十分届くので、逐次化通知に
よるインタロツクは何ら損失とならない。
〔発明の効果〕
本発明によれば、あるCPUが逐次化を行う場
合、他のCPUからの逐次化通知が先行している
か否かを調べ、他CPUからの逐次化通知が先行
していない場合には自CPUからの逐次化通知が
他CPUに到達するまでの時間だけ待つて後続の
主記憶参照を可能にするため、逐次化に伴う待ち
時間が削減され、CPUの処理性能を著しく向上
させることができる。
【図面の簡単な説明】
第１図は本発明の原理的構成図、第２図は本発
明による逐次化制御動作の説明図、第３図は本発
明の１実施例によるシステム制御インタフエース
の構成図、第４図は第３図の実施例中の逐次化通
知制御回路の詳細構成図、第５図はプリシリアラ
イズ制御の実施例のタイムチヤートを示す図、第
６図はポストシリアライズ制御の実施例のタイム
チヤートを示す図、第７図は本発明による逐次化
のインタロツクと他のインタロツクが重なる例の
タイムチヤートを示す図、第８図は複数のCPU
が主記憶装置を共有する従来の情報処理装置の構
成図、第９図はプリシリアライズ制御の従来例の
タイムチヤートを示す図、第１０図はポストシリ
アライズ制御の従来例のタイムチヤートを示す図
である。 第１図中、１０……CPU−０、１１……CPU
−１、１２……記憶制御装置MCU、１３……主
記憶装置MCU、１４，１５……キヤツシユ。

Claims (1)

    【特許請求の範囲】
  1. １ 複数のCPU１０，１１と、これら複数の
    CPUにより共有される主記憶装置１３とからな
    り、各CPUには高速小容量のキヤツシユ１４，
    １５が設けられて主記憶装置とともに階層化され
    た記憶装置が構成されている情報処理装置におい
    て、複数のCPU１０，１１の各々はCPU間で主
    記憶参照の逐次化を制御するために逐次化通知制
    御回路を備え、任意の１つのCPUが他の全ての
    CPUに対して主記憶参照の逐次化を行う場合、
    当該１つのCPUの逐次化通知制御回路は、他の
    全てのCPUの逐次化通知制御回路に対しまず逐
    次化を通知し、他のCPUの逐次化通知制御回路
    から同様な逐次化の通知が無いかあるいは有つて
    も優先制御により自CPUの逐次化が先となる場
    合には、直に自CPUの主記憶参照を許し、また
    他のCPUの逐次化の通知が有つてそれが優先制
    御により先になつた場合には、当該他のCPUで
    行つたストアの結果が自CPUのキヤツシユに反
    映されるまで、自CPUの逐次化後の主記憶参照
    を持たせることを特徴とする主記憶参照の逐次化
    制御方式。
JP63256604A 1988-10-12 1988-10-12 主記憶参照の遂次化制御方式 Granted JPH02103656A (ja)

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