JPS6266348A - キヤツシユメモリ制御装置におけるストアチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主記憶装置のアドレスの写しを記憶するアドレ
スアレイとデータの写しを記憶するデータアレイとを有
するキャッシュメモリ制御装置に関し、特にアドレスア
レイの更新情報（ストアアドレス）を一時的に格納する
ストアバッファにどのようなアドレス情報が格納されて
いるかをチェックするストアチェック方式の改良に関す
る。

キャッシュメモリ制御装置内のアドレスアレイ。

データアレイは、ブロックと呼ばれる例えば６４バイト
の容量を１単位として区画されており、主起！！装置の
アドレス、データの写しはこのブロック単位で行なわれ
るが、演算実行部等で新たに生成されたデータに対する
アドレスアレイ、データアレイの更新は、演算装置とキ
ャッシュメモリ間の処理データ幅単位である例えば８バ
イト単位で行なわれる。また、データアレイの更新は更
新を指示するストア要求があったときに直ちに行なわれ
るのではなく、アドレスアレイの更新情軸となるストア
アドレスをストアアドレスバッファに格納しておき、後
に更新データが送られるとこれをストアデータバッファ
に格納し、この格納したストアデータとストアアドレス
とを用いてデータアレイの更新が行なわれる。

ところで、ストアアドレスがストアアドレスバッファに
格納され、ストアデータが未到着か或いはストアデータ
バッファに格納されているストア処理中に、後続のリー
ドリクエストが発生した場合、若し後続のリードリクエ
ストの対象アドレスがストア処理中のアドレスであれば
、更新後のデータ即ちストアデータを要求元に返送しな
ければならない。従って、ストア処理中に後続のリード
リクエストが発生した場合、そのリードリクエストに対
応するデータがどこに存在するかを先ず検出する必要が
ある。

〔従来の技術〕 従来、このような検出は、ストアアドレスを一時的に格
納するストアアドレスバッファの出力のうちのブロック
アドレスと、後続のリードリクエストのブロックアドレ
スとの一致を検出する検出回路を用いて行なわれ、この
検出回路で一致が検出されれば、後続のリードリクエス
トの対象とするデータは一意的にデータアレイに未更新
のストア処理中のデータであるとしていた。

〔発明が解決しようとする問題点〕

しかしながら、前述したように、更新は６４バイト等の
ブロック単位でなく演算装置とキャッシュメモリ間の処
理データ幅単位である例えば８バイト単位で行なわれる
から、ストアアドレスバッファのブロックアドレスと後
続のリードリクエストのブロックアドレスが一致するか
らといって、必ずしも要求されたデータがストア処理中
の未更新のデータであるとは限らない。

然るに前述したように、従来においては、後続のリード
リクエストのブロックアドレスとストアバソファアドレ
スのブロックアドレスとが一致したことのみで、後続の
リードリクエストの対象とするデータをストア処理中と
判別していたので、例えば後続のリードリクエストの対
象アドレスがキャッシュメモリ制御装置内に存在し且つ
その対象アドレスが含まれるブロックのあるアドレスが
ストアアドレスバッファに格納されているが、その対象
アドレス自体はストア処理中でなく従って直ちにデータ
アレイから対象アドレスに対応するデータを読出して要
求元に返送することができるにもかかわらず、ストアア
ドレスバッファに格納された全てのアドレスに対応する
ストアデータをデータアレイに格納した後でなければ、
要求データを要求元に返送することができない等の問題
点があった。

本発明はこのような従来の問題点を解決したもので、そ
の目的は、ストアアドレスバッファに格納されこれから
更新されようとするアドレスが後続のリードリクエスト
のアドレスと一致するか否かまで検出する構成をとるこ
とで、キャッシュメモリ制御装置の処理速度を向上し得
るようにすることにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、主記憶装置のアド
レスの写しを記憶するアドレスアレイと、主記憶装置の
データの写しを記憶するデータアレイと、前記アドレス
アレイの更新対象アドレスであるストアアドレスを一時
的に格納するストアアドレスバッファと、前記データア
レイの更新データであるストアデータを一時的に格納す
るストアデータバッファとを有するキャッシュメモリ制
御装置において、 前記ストアアドレスバッファに格納されているブロック
アドレスと後続のリードリクエストのブロックアドレス
との一致を検出する第１の検出回路と、 前記ストアアドレスバッファに格納されているアドレス
と後続のリードリクエストのアドレスとの一致をブロッ
ク内アドレスまで含めて検出する第２の検出回路とを設
ける。

〔作用〕

演算装置から入力された更新アドレスがストアアドレス
バッファに格納され、演算装置から更新データが未だ到
着していないか或いは到着してもストアデータバッファ
内に留まっている間に、後続のリードリクエストが発生
すると、そのリードリクエストのブロックアドレスとス
トアアドレスバッファのブロックアドレスとの一致が第
１の検出回路で検出され、そのリードリクエストのアド
レスとストアアドレスバッファのアドレスとの一致がブ
ロック内アドレスまで含めて第２の検出回路で検出され
る。

〔実施例〕

第１図は本発明の実施例のブロック図である。

同図において、リクエストレジスター０は、アクセス要
求の種別、指示内容、有効性を含むリクエストコード部
と、アクセス要求のアドレス部とから構成されるアドレ
ス情報を保持するレジスタである。アドレス情報のアド
レス部は、更にキーアドレスとセントアドレスとブロッ
ク内アドレスとに区分され、またキーアドレスとセット
アドレス、′パ＼ とでブロックアドレスが構成され、セットアドレスとブ
ロック内アドレスとでデータアレイアドレスが構成され
る。リクエストレジスターｏに保持されたアドレス情報
のうち、リクエストコード部は結線１０７により制御回
路７０に入力され、制御回路７０はそのリクエストコー
ドを解読して各部に必要な制御信号を生成して分配する
。また、アドレス情報の内のアドレス部は、結線１０３
により切換回路６５に入力され、主記憶要求アドレスと
なる。更に、アドレス部のうちのキーアドレスは結線１
０２によりアドレスアレイ２０と検出回路２１に入力さ
れ、セントアドレスは結線１０１によりアドレスアレイ
２０の参照アドレスとして入力され、ブロック内アドレ
スは結線１０５によりストアアドレスバッファ３１と検
出回路３５とバイパスバッファ５１とバイパスバッファ
５１の制御情報を保持する制御バッファ５０とに入力さ
れ、ブロックアドレスは結線１０６によりストアアドレ
スバッファ３１と検出回路３４．３５とレジスタ５２と
検出回路５３とに入力され、データアレイアドレスは結
線１０４　、切換回路６６、結線６６１によりデータア
レイ４０に入力される。

図示しない主記憶装置のアドレスの写しとそのアドレス
の写しが有効であるか否かを示す有効性表示ビットとを
記憶するアドレスアレイ２０は、結線１０１のセントア
ドレスで読出され、読出された有効性表示ビットが有効
で且つアドレスアレイ２０から読出されたアドレスとリ
クエストレジスタ１０のキーアドレスとが一致したとき
、ファウンドブロックと呼び、検出回路２１は結線２１
１上のファウンドブロック信号（以下ＦＤＢ信号と称す
）をオンして制御回路７０へ目的のデータがキャッシュ
メモリ制御装置内に存在することを通知する。

リクエストレジスタ１０のキーアドレスとセントアドレ
スを合わせたブーロックアドレスは、結線１０６により
検出回路５３に入力され、ここで、バイパスバッファ５
１に格納されているデータのブロックアドレスを保持す
るレジスタ５２の出力との一致と、制御バッファ５０内
にエントリ単位に保持されているバイパスバッファ５１
のエントリ有効ビット（以下ＲＥＶビットと称す）がオ
ンであるか否かが調べられ、ＲＥＶビットがオンで且つ
上記ブロックアドレスの一致が検出された場合、バイパ
スバッファ一致信号（以下ＢＢＭ信号と称す）をオンに
して制御回路７０へ通知する。

リクエストレジスタ１０でリード要求が受は付けられる
と、制御回路７０は上記ＦＤＢ信号とＢＢＭ信号を調べ
、基本的には以下の処理を実行する。

ＦＤＢ信号がオフの場合、当該リードリクエストに対応
するデータがキャッシュメモリ制御装置内に存在しない
ことから、制御回路７０は主記憶要求コードとしてブロ
ックリード要求を送出すると共に、切換回路６５からリ
クエストレジスタ１０のアドレス部の内容を主記憶要求
アドレスとして主記憶装置に送出する。一方、主記憶リ
ードデータが返送されるまでの間、リクエストレジスタ
１０の内容をそのまま保持すると共に、アドレスアレイ
２０のエントリとレジスタ５２へ各々リクエストレジス
タ１０のキーアドレスとブロックアドレスをそれぞれ結
線１０２．１０６を介して登録し、またバイパスバッフ
ァ５１に有効なデータが存在するときは、レジスタ５２
の出力を切換回路６１で選択させると共に主記憶装置の
データの写しを記憶するデータアレイ４０へ切換回路６
４．６１を介してバイパスバッファ５１のデータを移送
する。このデータアレイ４０へのデータの移送は、１回
目の主記憶リードデータが返送されるまでの間を利用し
て実行される。ブロックリードは、主記憶装置の１ブロ
ツクの転送要求であり、本実施例では６４バイトの大き
さを持ち、主記憶装置とのデータ転送幅は８バイトであ
るため、合計８回の主記憶リードデータが返送される。

そして、１回目の主記憶リードデータは切換回路６３を
介してバイパスバッファ５１に登録されると同時に切換
回路６４．切換回路６２を介して要求元ヘリプライデー
タとして返送され、２回目以降のり−ドデータはバイパ
スバッファ５１にのみ格納される。

次に、ＦＤＢ信号がオンの場合、リクエストレジスタ１
０に受は付けられたリードリクエストに対応するデータ
がキャッシュメモリ制御装置内に存在することを示して
いる。この場合、制御回路７０はＢＢＭ信号を参照し、
ＢＢＭ信号がオフの場合には結線１０４によるデータア
レイアドレスによってデータアレイ４０から読出された
データが切換回路６２を介して要求元に返送され、ＢＢ
Ｍ信号がオンの場合は、ブロックロードによって得たデ
ータが未だデータアレイ４０になくバイパスバッファ５
１に留まっていることから、結線１０４によるブロック
内アドレスによってハ′イパスハソファ５１から言売出
されたデータが切換回路６４．６２を介して要求元に返
送される。

リード要求処理の概略は以」二の通りであるが、更に、
ストア要求の処理途中にリードリクエストが発生した場
合の処理は上記と異なり多少複雑になる。以下これにつ
いて説明する。

リクエストレジスタ１０にストア要求が受は付けられる
と、結線１０５．１０６によりブロックアドレスとブロ
ック内アドレスがストアアドレスバッファ３１に格納さ
れ、制御回路７０はリクエストコード部を解読して得た
ストア形態情報とストアバッファのエントリの有効を示
す有効性ビット（以下ＳＡ■ビットと称ず）をストア制
御バッファ３０に登録する。このとき、ＳＡＶビットは
オンとして登録され、以下に示すストア要求処理が終了
した時点でオフにされる。

上記ストア要求のアドレスのストアアドレスバッファ３
１への登録に遅れて演算実行部で準備されたストアデー
タ（８バイト）とハイド単位のストア実行の可／否を示
すストアマスクとが送られてくると、それらは各々スト
アデータバッファ３３とストアマスクバッファ３２に登
録される。そして、その後上記ストア制御バッファ３０
．ストアアドレスバツフア３１．ストアマスクバッファ
３２．ストアデータバッファ３３が同時に読出され、ス
トア制御バッファ３０の読出しデータは主記憶装置へ主
記憶要求コードとして送出され、ストアアドレスバッフ
ァ３１の出力は主記憶要求アドレスとして送出され、ス
トアマスクバッファ３２の出力は主記憶ストアマスクと
して送出され、ストアデータバッファ３３の出力は主記
憶ストアデータとして送出される。

また、上記ストア要求時に検出回路２１のＦＤＢ信号が
オンのとき、即ちストア要求のあったアドレスがキャッ
シュメモリ制御装置内に存在するブロック内の一つのア
ドレスであった場合、主記憶装置への要求送出に先立ち
、データアレイ４０に格納されたデータのストアデータ
による更新が実行される。

一方、検出回路３４は、リードリクエストがあった場合
、リードリクエストされたアドレスが含まれるブロック
と同じブロックがストア要求処理中であるか否かを検出
する回路であり、検出回路３５は、リードリクエストが
あった場合、リードリクエストされたアドレスと同じア
ドレスがストア要求処理中であるか否かを検出する回路
である。本実施例では検出回路３５によりリードリクエ
ストの対象アドレスがストアアドレスバッファ３１に格
納されているか否かの検出を行なっているので、後述す
るようにより適切なストア処理中リードリクエスト処理
が可能となる。

なお本実施例では、ストア要求処理においてストア要求
アドレスがバイパスバッファ５１上のブロックに対する
ものか否かが検出回路５３で調べられてＢＢＭ信号によ
り制御回路７０に通知され、ＢＢＭ信号がオンの場合は
上記ストア要求の処理に先行してバイパスバッファ５１
からデータアレイ４０に１ブロツク分のデータ移送が行
なわれ、その後ストア要求を処理することにより、デー
タアレイ４０上のデータと主記憶装置間のデータとの間
で不一致が生じないように制御されている。

さて、前述の如くストア要求の処理が即時に終了できな
いことにより、後続するリードリクエストの処理におい
ては、同一アドレスに対して処理中のストア要求が残っ
ているか否かを判定し、その判定結果に応じた制御が必
要となる。本実施例においては、前述した通りデータの
処理幅は８バイト単位、１ブロツクは６４バイトである
。即ち、ストアデータバッファ３３．データアレイ４０
．バイパスバッファ５１の各エントリは８バイト長であ
り、バイパスバッファ５１は８エントリから構成される
。

リクエストレジスタ１０内のリクエストコード部↓こは
、８ハイド境界に対し８バイト全書込みであることを示
す全書込みフラグが含まれており、ストア要求処理時、
前記ＳＡＶビットと同時に本フラグがストア制御バソフ
プ３０に登録される。この全書込みフラグがオンのとき
は、演算実行部より送られた８バイトのストアデータが
最終的に全てデータアレイ４０に格納され、全書込みフ
ラグがオフのときはリクエストコード部で指定された特
定のバイトのみのストアデータがデータアレイ４０に部
分書込みされる。また、後続するリードリクエストに対
し、ストアアドレスバッファ３１の各エントリ単位に、
同一ブロックに対するストア要求が処理中であるか否か
が検出回路３４で検出され、同一８バイトに対するスト
ア要求が処理中であるか否かが検出回路３５により検出
される。

検出回路３４では、各エントリ単位でのアドレス一致と
ＳＡＶビットを判定し、結線３４１により各エントリ単
位に制御回路７０へ結果を送出し、制御回路７０では各
エントリ単位の一致の論理和を作成する。この論理和を
ストアブロックアドレスマツチ信号（以下ＢＡＭ信号と
称す）と呼び、このＢＡＭ信号がオンの場合、リードリ
クエストされたアドレスが含まれるブロックのあるアド
レスがストア処理中であることを示す。同様に、検出回
路３５から検出される論理和をストアデータアレイアド
レスマツチ信号（以下ＣＡＭ信号と称す）と呼び、この
ＣＡＭ信号がオンの場合、リードリクエストされたアド
レス自体がストア処理中であることを示す。

一方、ストア要求の処理の際、検出回路５３によりバイ
パスバッファ５１に格納されているブロックに対するス
トア要求であることが信号ＢＢＭのオンで通知された場
合、制御回路７０は、そのブロック内アドレスに対応す
るバイパス制御バッファ５０のエントリ肉に含まれるバ
イパスバッファストア待ちフラグ（以下ＢＳＷフラグと
称す）をオンとして登録する。このＢＳＷフラグはリー
ドリクエストの処理で参照され、ＢＢＭ信号がオンの時
、ＢＳＷフラグがオンならバイパスバッファ５１の読出
しは待たされ、ＢＳＷフラグがオフなら即座にバイパス
バッファ５１が読出される。上記処理は、前述のＢＡＭ
信号、ＣＡＭ信号およびＦＤＢ信号により更に詳細に制
御される。以下、各信号によりリードリクエストをいか
に処理するかを説明する。

（１）ＦＤＢ信号がオフの場合（即ち、リードリクエス
トされたアドレスがキャッシュメモリ制御装置上に存在
しない場合。この場合、構造上ＢＢＭ信号およびＢＳＷ
フラグは必ずオフである。）■ＢＡＭ信号がオフの場合
（即ち、リードリクエストされたアドレスがストアアド
レスバッファ３１中にもない場合） この場合、前述の手順により制御回路７０は主記憶装置
へブロックリード要求を送出し、主記憶装置から返送さ
れたデータのうちリードリクエストに対応するアドレス
のデータを切換回路６３．６４゜６２を介して要求元へ
返送する。

■ＲＡＭ信号がオンの場合（即ち、リードリクエストさ
れたアドレスが含まれるブロックのあるアドレスがスト
アアドレスバッファ３１に格納されている場合） この場合は、ＣＡＭ信号のオン、オフにより更に次の二
通りに分けられる。

（ｉ）ＣＡＭ信号がオンでその要因となったエントリの
ストア制御バッファ３ｏ内の全書込みフラグがオンの場
合、制御回路７ｏは、ストアデータをストアデータバッ
ファ３３に受は付けた後、主記憶装置へストア要求を送
出すると同時に切換回路６２を介して要求元ヘストアデ
ータバソファ３３に受は付けたストアデータを返送する
。このとき、主記憶装置へのブロックリード要求は行な
われず、データも高速に返送することが可能である。

（ｉｉ）ＣＡＭ信号がオフの場合は、リードリクエスト
されたアドレスが含まれるブロックの別のアドレスがス
トアアドレスバッファ３１に格納されている場合である
から、制御回路７ｏはストアデータをストアデータバッ
ファ３３に受は付け、主記憶装置へストア要求を送出し
、更に主記憶装置へブロックリード要求を送出して返送
された主記憶り−ドデータ中からリードリクエストに対
応するアドレスのデータを切換回路６３．６４．６２を
介して要求（２）ＦＤＢ信号がオンの場合（即ち、リー
ドリクエストされたアドレスのブロックがキャッシュメ
モリ制御装置上に存在する場合） ■ＲＡＭ信号がオフの場合（即ち、アドレスアレイ２０
に格納されたブロックのうちリードリクエストの対象と
なるブロックについてストア処理されていない場合。こ
の場合、ＢＳＷフラグがオンのエントリは構造上存在し
ない） この場合、ＢＢＭ信号がオンなら、つまりリードリクエ
ストされたブロックがバイパスバッファ５１中に留まっ
ているときは、バイパスバッファ５１から読出されたデ
ータが切換回路６４．６２を介して要求元に返送される
。また、ＢＢＭ信号がオフなら、データアレイ４０から
データが読出されて切換回路６２を介して要求元に返送
される。

■ＢＡＭ信号がオンの場合（即ち、アドレスアレイ２０
に格納されたブロックのうちリードリクエストの対象と
なるブロックがストア処理中である場合） （ｉ）ＢＢＭ信号がオンで且つＢＳＷフラグが第フのと
き（即ち、リードリクエストされたアドレスが含まれる
ブロックがバイパスバッファ５１中にあるが、リードリ
クエストされたアドレスそのものはストア要求処理の対
象でないとき）、バイパスバッファ５１からブロック内
アドレスによって読出されたデータを切換回路６４．６
２を介して要求元へ返送する。

（ｉｉ）ＢＢＭ信号、ＢＳＷフラグ共にオンのとき（即
ち、リードリクエストされたアドレスが含まれるブロッ
クがバイパスへ゛ソファ５１中にあり、且つリードリク
エストされたアドレスそのものがストア要求処理の対象
となっているとき）、対応するストアデータがストアデ
ータバッファ３３へ登録されるまでリードリクエスト処
理は待たされる。

そして、対応するストア制御バッファ３０内の全書込み
フラグが調べられ、全書込みフラグがオンなら、ストア
データバッファ３３から対応するストアデータを読出し
切換回路６３を介してバイパスバッファ５１へ書込む際
に切換回路６２を介して要求元へ上記ストアデータを返
送する。また、全書込みフラグがオフなら、ストアデー
タバッファ３３のストアデータを切換回路６３を介して
バイパスバッファ５１へ部分書込みした後、バイパスバ
ッファ５１カラ読出したデータを要求元へ返送する。

（ｉｉｉ）ＢＢＭ信号がオフの場合（即ち、リードリク
エストされたアドレスがバイパスバッファ５１中にない
場合）、ＣＡＭ信号がオフならデータアレイ４０よりデ
ータを読出し即座に要求元へ返送する。

また、ＣＡＭ信号がオンなら、その要因のエントリの全
書込みフラグがオンの場合、ストアデータバッファ３３
にストアデータを受は付けた後、ストアデータバッファ
３３の出力を切換回路６１を介してデータアレイ４０へ
書込むと同時に切換回路６２を介して要求元へストアデ
ータを返送し、上記全書込みフラグがオフならストアデ
ータバッファ３３の出力をデータアレイ４０に部分書込
みした後、データアレイ４０を読出し要求元へ返送する
。

〔発明の効果〕

以上説明したように、本発明は、ストアアドレスバッフ
ァに格納されているブロックアドレスと後続のリードリ
クエストのブロックアドレスとの一致を検出する従来か
らある第１の検出回路に加え、ストアアドレスバッファ
に格納されているアドレスと後続のリードリクエストの
アドレスとの一致をブロック内アドレスまで含めて検出
する第２の検出回路を付加したので、後続のリードリク
エストの対象となるアドレス自体がストアアドレスバッ
ファに格納されストア処理中であるか否かまで詳しく検
出可能となる。従って、例えば後続のリードリクエスト
の対象アドレスがキャッシュメモリ制御装置内に存在し
ない場合、その対象アドレスがストアアドレスバッファ
にあることが第２の検出回路で検出されれば、その対象
アドレスに対応するストアデータがストアデータバッフ
ァに格納されデータアレイに登録される過程で要求元に
そのデータを返送するといった制御や、後続のリードリ
クエストの対象アドレスがキャッシュメモリ制御装置内
に存在し且つ第１の検出回路でその対象アドレスが含ま
れるブロックのあるアトことが検出されているが、第２
の検出回路でその対象アドレス自体はストア処理中でな
いことが検出されれば、直ちにデータアレイから対象ア
ドレスに対応するデータを読出して要求元に返送すると
いった極め細かい制御が採用可能となり、キャッシュメ
モリ制御装置の処理速度の向上が可能となる。

【図面の簡単な説明】

図は本発明の実施例のブロック図である。 図において、２０はアドレスアレイ、２１．３４．３５
゜５３は検出回路、３１はストアアドレスバッファ、３
３はストアデータバッファ、４０はデータアレイ、５１
はバイパスバッファ、７０は制御回路である。 本発明の実入ヤシ汐”１１のプロ・ソ・フズ

Claims (1)

1. 【特許請求の範囲】 主記憶装置のアドレスの写しを記憶するアドレスアレイ
   と、主記憶装置のデータの写しを記憶するデータアレイ
   と、前記アドレスアレイの更新対象アドレスであるスト
   アアドレスを一時的に格納するストアアドレスバッファ
   と、前記データアレイの更新データであるストアデータ
   を一時的に格納するストアデータバッファとを有するキ
   ャッシュメモリ制御装置において、 前記ストアアドレスバッファに格納されているブロック
   アドレスと後続のリードリクエストのブロックアドレス
   との一致を検出する第１の検出回路と、 前記ストアアドレスバッファに格納されているアドレス
   と後続のリードリクエストのアドレスとの一致をブロッ
   ク内アドレスまで含めて検出する第２の検出回路とを具
   備したことを特徴とするキャッシュメモリ制御装置にお
   けるストアチェック方式。