JPH058458B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 多重処理システムにおいて、あるプロセツサの
バツフアが全て無効化されたとき、そのプロセツ
サのバツフア無効化処理機構中の写しも全て無効
化しないと、同一アドレスがバツフア無効化処理
機構中の写しの複数ウエイ（WAY）に存在する
ようになり、エラーとなる。

本発明では、バツフア無効化処理機構中の写し
の全無効化を行なわず、同一アドレスが複数のウ
エイ（WAY）に存在することを検出するごと
に、その該当するエントリのみを無効化し、プロ
セツサからバツフア無効化処理機構への全無効化
指示のため通信手段と全無効化のための機構を不
要にした。

〔産業上の利用分野〕

本発明は、それぞれが専用のバツフアを持つ複
数のプロセツサからなる多重処理システムにおけ
るバツフア無効化方式に関する。

多重処理システムにおいては、性能の向上のた
めに各プロセツサに専用のバツフアを設けること
が一般的であるが、この場合、あるプロセツサに
よる共有記憶への書き込みが、他プロセツサに正
しく認識されるように、他プロセツサのバツフア
中のエントリを無効化しなければならないが、プ
ロセツサの性能が向上するにつれ無効化処理に要
するオーバヘツドが無視できなくなつており、無
効化処理を簡単化することが必要とされる。

〔従来の技術〕 従来のバツフア無効化方式の概要を第３図に示
す。

第３図において、１０は供給記憶装置、１１は
ある１つの系の中央処理装置CPU、１２はバツ
フアストレイジ（BS）、１３はBSのタグTAG、
１４はバツフア制御回路、１５は記憶制御装置
MCU、１６は共有記憶制御回路、１７はバツフ
ア無効化処理機構、１８はタグTAGの写しの
TAG−２である。

CPUにおいて、共有記憶装置に対するデータ
の読み取り（リード）あるいば書き込み（スト
ア）のアクセス要求が生じると、まずそのアクセ
スアドレスがタグTAG中にあるか否かが調べら
れ、タグTAG中に一致するものがある場合、直
ちにバツフアストレイジ（BS）１２の該当する
データに対してアクセスを行なう。

またタグTAG中にアクセスアドレスと一致す
るものがない場合、バツフア制御回路１４は、
MCUを介して共有記憶装置から該当するデータ
を含むブロツクをバツフアストレイジ（BS）１
２へ移し、同時にタグTAGの内容も更新して目
的のデータをバツフアストレイジ（BS）１２上
でアクセス可能にする。

MCUのバツフア無効化処理機構１７において、
共有記憶制御回路１６には、他の系のストアアク
セス要求があると、そのストアアドレスが入力さ
れる。ストアアドレスが入力されると、そのスト
アアドレスを用いて、TAG−２を調べ、一致す
るアドレスの有無を検出する。ここで一致するア
ドレスが検出されれば、CPUにバツフア無効化
要求を行なう。

CPUのバツフア制御回路１４は、このバツフ
ア無効化要求を受けると、実行中の処理を中断
し、バツフアを無効化する制御を行なう。

またCPUは、エラー発生によりバツフアスト
レイジ（BS）１２を全て無効化する場合がある。
この場合タグTAGの全エントリを無効化すると
ともに、MCUのバツフア無効化処理機構１７に
対して、全エントリ無効化要求を発信し、TAG
−２を全て無効化させる。

次に第４図を用いて、MCU内のバツフア無効
化処理機構１７について、さらに具体的に説明す
る。第４図において、２１は他プロセツサのスト
アアドレスを保持するストアアドレスレジスタ
STADR、２２はプロセツサのTAGの写しを持
つTAG−２で、RAMで構成されウエイ０〜７よ
りなるもの（第３図のTAG−２に対応）、２３は
ウエイ０〜７のそれぞれに設けられたストアアド
レスとTAGの比較回路Ｃ、２４はバツフア無効
化制御回路、２５はバツフア無効化アドレスレジ
スタBiAR、２６は比較回路Ｃから一致信号が出
力されたとき、バツフア無効化制御回路２４によ
り無効化ウエイの番号が設定されるバツフア無効
化ウエイレジスタBiWR、２８はCPUからの全
エントリ無効化要求を受けて全エントリを無効化
する制御を行なう全エントリ無効化制御回路、２
９はTAG−２の全エントリを無効化するときス
キヤン用のアドレスを発生するアドレスカウンタ
である。簡単に動作を説明する。他のCPUでデ
ータのストア要求があると、そのストアアドレス
が、レジスタSTADRに設定される。

TAG−２のウエイ０ないしウエイ７の各比較
回路Ｃは、それぞれレジスタSTADRのストアア
ドレスとTAG−２の対応するウエイの内容とを
比較し、一致するTAGが検出されたとき、バツ
フア無効化制御回路２４に指示し、レジスタ
STADRのストアアドレスをレジスタBiARに移
すとともに、一致が検出されたウエイのエントリ
を無効化し、そのウエイの番号をレジスタBiWR
に設定させる。そしてCPUに対し、バツフア無
効化要求を発信する。

CPUは、バツフア無効化要求を受けると、レ
ジスタBiAR、BiWRに設定されているストアア
ドレスおよびウエイの番号を用いて、TAGの対
応するエントリの無効化処理を行なう。

前述したようにCPUがエラー処理の関係で
TAGの全エントリを無効化する場合、TAG−２
もTAGの内容と一致させるため、全エントリ無
効化要求をMCUC送る。

全エントリ無効化制御回路２８は、CPUから
の全エントリ無効化要求に応答してアドレスカウ
ンタを用いて、TAG−２の全エントリを無効化
する制御を行なう。

〔発明が解決しようとする問題点〕

従来のシステムは、バツフア無効化処理機構中
のTAG−２の全エントリを無効化するためには、
全エントリを無効化する指示を自系のCPUより
受けとめるための通信手段や、スキヤン用のアド
レスを発生するアドレスカウンタ等を具備する必
要がある。このため、回路が複雑になり、多大な
ハードウエア量を必要とした。

また、バツフア無効化処理機構から、自系の
CPUに対してバツフア無効化要求が発信される
のは、実際上はほとんどないにも拘らず、一旦バ
ツフア無効化要求があるとCPUはバツフア無効
化処理機構中のTAG−２の全エントリを無効化
するために、実行中の処理を長時間中断しなけれ
ばならず、処理効率の低下を招いた。

このため、バツフア無効化処理機構中の全エン
トリを無効化する処理を行なわない方式も考えら
れるが、その場、タグTAGとタグTAG−２との
内容が不一致となり、複数のウエイで同時に一致
信号が得られるなど、正常な動作を保障できない
という問題があつた。

〔問題点を解決するための手段〕

本発明は、上記した従来方式における問題を解
決するため、上位のCPU（中央処理装置）からバ
ツフア無効化処理機構への全エントリ無効化を指
示する制御線をなくし、バツフア無効化処理機構
では、TAG−２の全エントリ無効化を行なわな
いようにする。しかしそのためにTAG−２は、
上位CPUのTAGと内容が不一致となり、その
後、複数のウエイで同時に一致を生じる場合が起
こりうることになる。

本発明は、このような複数のウエイで同時に一
致を生じた場合を検出する手段を設け、その検出
時点で一致を生じた場合、その時点で該当した各
ウエイのエントリをバツフア無効化処理機構内で
無効化することにより、支障なく動作を進めるこ
とを可能とするものである。

第１図により、本発明の方式の原理構成を説明
する。

第１図において、 １０は、共有記憶装置である。

１１は、１つの系のCPU（中央処理装置）であ
る。

１２は、バツフアストレイジ（BS）である。

１３は、複数のウエイからなるBSのTAGであ
る。

１４は、バツフア制御回路である。

１５は、記憶制御装置MCUである。

１６は、共有記憶制御回路である。

１７は、バツフア無効化処理機構である。

１８は、TAGの写しのTAG−２である。

１９は、バツフア無効化要求情報である。

２０は、一致（HiT）を生じたウエイが１つ
か２つ以上かを示すフラグである（１つのとき：
Ｆ＝“０”、２つ以上のとき：Ｆ＝“１”とする）。

〔作用〕

第１図に示された構成によれば、他の系の
CPUで共有記憶装置１０に対するストアアクセ
スが要求されると、そのストアアドレスが、共有
記憶制御回路１６を介して、バツフア無効化処理
機構１７に入力される。

バツフア無効化処理機構１７では、入力された
ストアアドレスと一致するアドレスが、TAG−
２中にあるか否かを調べ、その結果により次の制
御を行なう。

一致するアドレスがなければ、何もしない。

一致するアドレスが１つあれば、そのエント
リを無効化し、CPUにバツフア無効化要求を
発信する。その際、ストアアドレス及び一致し
たウエイの番号を、フラグＦ＝“０”とともに
CPUへ送る。

一致するアドレスが２つ以上あれば、それぞ
れエントリを無効化し、CPUにバツフア無効
化要求を発信する。その際、ストアアドレス
を、ブラグＦ＝“１”とともにCPUに送る。

上記、に対して、CPU側では、それぞれ
のストアアドレスに該当するTAGのエントリを
無効化する処理を行なう。の場合はストアアド
レスとウエイ番号を用い、の場合はストアアド
レスのみを用いて無効化処理する。

CPUがエラー処理に伴いバツフアの全エント
リ無効化を行なつても、CPUからバツフア無効
化処理機構１７に対する通信手段がないため、バ
ツフア無効化処理機構１７に対して何も行なわれ
ない。

また、バツフア無効化処理機構１７は、第４図
に示す従来方式におけるような全エントリ無効化
制御回路をもたないため、TAG−２の全エント
リ無効化制御を行なうことができない。

〔実施例〕

第２図に、本発明によるバツフア無効化方式の
１実施例を示す。

第２図において、 ２１は、他の系のCPUからのストアアドレス
が設定されるストアアドレスレジスタSTADRで
ある。

２２は、ウエイ０ないしウエイ７からなる
TAG−２である。

２３は、ストアアドレスレジスタSTADRの内
容と各ウエイのTAGとをそれぞれ比較する８個
の比較回路Ｃである。

２４は、バツフア無効化制御回路であり、一致
を検出した比較回路Ｃが存在する場合、バツフア
無効化制御を行なう。バツフア無効化は、一致を
検出した比較回路Ｃの個数が１個か２個以上かに
従つて、制御内容を切り分ける（後述）。

２５は、バツフア無効化アドレスレジスタ
BiARであり、一致を検出した比較回路Ｃが存在
する場合に、ストアアドレスレジスタSTADRの
ストアアドレスが設定される。

２６は、１個の比較回路Ｃのみが一致を検出し
たときに、該当するウエイの番号が格納されるバ
ツフア無効化ウエイレジスタBiWRである。

２７は、バツフア無効化ウエイレジスアBiWR
の内容の有効、無効を表示するフラグＦである。

第２図において、他の系のCPUでストアアク
セスが要求されると、そのストアアドレスが入力
され、STADRに格納される。

各比較回路Ｃは、STADRのストアアドレスと
TAG−２の内容とを、ウエイ０〜７のそれぞれ
について比較し、一致を検出して比較回路Ｃはバ
ツフア無効化制御回路２４に一致信号を送る。

バツフア無効化制御回路２４は、一致信号の入
力数を識別し、 一致信号がなければ何もせず、 一致信号が１つあれば、その一致信号を出力
した比較回路Ｃのウエイ番号をBiWRに設定す
るとともに、フラグＦの設定を有効（＝“０”）
とする。同時にSTADRのストアアドレスを
BiARに移す。

一致信号が２つ以上あれば、該当する各ウエ
イのエントリを全て無効化し、BiWRのフラグ
Ｆの設定を無効（＝“１”）とする。また同時
に、STADRのストアアドレスをBiARに移す。

ここで、、の場合には、自系のCPUに対
してバツフア無効化要求が発信される。

上位のCPUは、の場合、BiARのストアアド
レスと、BiWRのウエイ番号とを用いて自己の
TAGの該当するエントリを無効化し、の場合
はBiARのストアアドレスを用いて自己のTAG
の該当するエントリを無効化する。

またCPUが、エラー発生等により、バツフア
を全て無効化した場合には、バツフア無効化処理
機構への通知が行なわれないため、TAG−２は
無効化されないままとなり、その後、バツフアが
使用されるのに応じてTAGとTAG−２との内容
の一致化が進む。

このように、上位のCPUからのバツフア無効
化処理機構に対するバツフア無効化要求を不要に
して、正常な動作が保障される。

〔発明の効果〕

本発明によれば、バツフア無効化処理機構に全
エントリ無効化制御回路を設けず、また、CPU
からバツフア無効化処理機構に対する全エントリ
無効化要求の通信手段をなくしたため、ハードウ
エア構成が簡単化され、また、全エントリ無効化
に要する待ち時間も消滅される。

一般に、TAG−２での一致検出率は低く、２
つ以上のウエイブ同時に一致が検出されることは
極くまれであるため、その際の無効化処理時間の
増加は無視できる程度であり、全体の処理効率が
改善できる。

【図面の簡単な説明】

第１図は、本発明によるバツフア無効化方式の
原理的構成図、第２図は本発明によるバツフア無
効化処理機構の１実施例構成図、第３図は従来の
バツフア無効化方式の概要構成図、第４図は従来
方式によるバツフア無効化処理機構の構成図であ
る。 第１図中、１０：共有記憶装置、１１：プロセ
ツサCPU、１２：バツフアストレイジ（BS）、
１３：タグTAG、１４：バツフア制御回路、１
７：バツフア無効化処理機構、１８：TAGの写
しのTAG−２、１９：バツフア無効化要求情報、
２０：フラグＦ。

Claims (1)

【特許請求の範囲】
1. １ 各々が複数のウエイからなる専用のバツフア
   を有する複数のプロセツサと、前期複数のプロセ
   ツサに共有される記憶装置とをそなえ、各プロセ
   ツサのバツフアのタグ１３の写しのタグ１８を保
   持して、他のプロセツサからの書き込み要求アド
   レスが各プロセツサのバツフア上に存在するか否
   かを判断し、存在する場合にのみ自己のバツフア
   の対応するアドレスを無効化するバツフア無効化
   処理機構１７を有する多重処理システムにおい
   て、あるプロセツサのバツフアが、全て無効化さ
   れても、そのバツフア無効化処理機構１７の写し
   のタグ１８の内容の変更は一切行わずに、該プロ
   セツサの複数ウエイで同一状態が検出された場合
   にのみ、該ウエイを全て無効化することによりシ
   ステムの動作を継続させることを可能とすること
   を特徴とするバツフア無効化方式。