JP2656558B2 - キャッシュメモリ制御回路 - Google Patents
キャッシュメモリ制御回路Info
- Publication number
- JP2656558B2 JP2656558B2 JP63169844A JP16984488A JP2656558B2 JP 2656558 B2 JP2656558 B2 JP 2656558B2 JP 63169844 A JP63169844 A JP 63169844A JP 16984488 A JP16984488 A JP 16984488A JP 2656558 B2 JP2656558 B2 JP 2656558B2
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- JP
- Japan
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- cache memory
- processor
- circuit
- storage device
- main storage
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御回路に関し、特に他の
プロセッサが主記憶装置に書込みを行なった場合に、キ
ャッシュメモリを持っているプロセッサの動作を止め
て、キャッシュメモリの内容の一致処理を行なうキャッ
シュメモリ制御回路に関する。
プロセッサが主記憶装置に書込みを行なった場合に、キ
ャッシュメモリを持っているプロセッサの動作を止め
て、キャッシュメモリの内容の一致処理を行なうキャッ
シュメモリ制御回路に関する。
従来、この種のキャッシュメモリ制御回路は、複数の
プロセッサとこれらの何れのプロセッサからもアクセス
可能な主記憶装置とを有するプロセッサシステムにおい
て、プロセッサに付属するキャッシュメモリに対応して
検出回路を有していて、他のプロセッサが主記憶装置に
書込みを実行したことを検出とするようになっており、
検出回路が書込みを検出すると、検出回路に対応するプ
ロセッサをそのプロセッサの動作がメモリアクセスであ
るか、内部処理であるかに拘らず強制的に停止させるよ
うになっている。
プロセッサとこれらの何れのプロセッサからもアクセス
可能な主記憶装置とを有するプロセッサシステムにおい
て、プロセッサに付属するキャッシュメモリに対応して
検出回路を有していて、他のプロセッサが主記憶装置に
書込みを実行したことを検出とするようになっており、
検出回路が書込みを検出すると、検出回路に対応するプ
ロセッサをそのプロセッサの動作がメモリアクセスであ
るか、内部処理であるかに拘らず強制的に停止させるよ
うになっている。
上述した従来のキャッシュメモリ制御回路では、キャ
ッシュメモリを有するプロセッサがメモリアクセスしよ
うとすることを検出する検出回路がないため、このプロ
セッサの動作がメモリアクセスであるか内部処理である
かにかかわらず、動作を強制的に止めてしまう。このた
め、キャッシュメモリの内容に影響されないプロセッサ
の内部処理も止められてしまうので、プロセッサの処理
能力が低下してしまうという欠点がある。
ッシュメモリを有するプロセッサがメモリアクセスしよ
うとすることを検出する検出回路がないため、このプロ
セッサの動作がメモリアクセスであるか内部処理である
かにかかわらず、動作を強制的に止めてしまう。このた
め、キャッシュメモリの内容に影響されないプロセッサ
の内部処理も止められてしまうので、プロセッサの処理
能力が低下してしまうという欠点がある。
本発明のキャッシュメモリ制御回路は、共通の主記憶
装置にアクセス可能な複数のプロセッサのうちのキャッ
シュメモリを付属するプロセッサにおいて、他の前記プ
ロセッサのうちの少なくとも１台が前記主記憶装置に書
込みを実行したことを検出する第１の検出手段と、この
キャッシュメモリを付属するプロセッサが付属するキャ
ッシュメモリおよび主記憶装置にアクセスしようとする
ことを検出する第２の検出手段と、前記第１の検出手段
からの検出出力と前記第２の検出手段からの検出出力と
が得られたときに前記キャッシュメモリを付属するプロ
セッサの動作を停止させる抑止手段とを有することによ
り構成される。
装置にアクセス可能な複数のプロセッサのうちのキャッ
シュメモリを付属するプロセッサにおいて、他の前記プ
ロセッサのうちの少なくとも１台が前記主記憶装置に書
込みを実行したことを検出する第１の検出手段と、この
キャッシュメモリを付属するプロセッサが付属するキャ
ッシュメモリおよび主記憶装置にアクセスしようとする
ことを検出する第２の検出手段と、前記第１の検出手段
からの検出出力と前記第２の検出手段からの検出出力と
が得られたときに前記キャッシュメモリを付属するプロ
セッサの動作を停止させる抑止手段とを有することによ
り構成される。
次に、本発明について図面を参照し説明する。
第１図は本発明の一実施例のブロック図で、２台のプ
ロセッサのうちの１台のプロセッサにキャッシュメモリ
が付属している場合を示している。図において、プロセ
ッサ１および２は共有の主記憶装置３から読出した命令
の内容により処理を実行し、主記憶装置３にデータの書
込み指示や読出し指示を行なうプロセッサである。キャ
ッシュメモリ制御回路11は検出回路４および６、クリア
回路７、抑止回路８およびメモリアクセス制御回路９か
ら構成されていて、検出回路４はプロセッサ１から実行
命令の信号を受け、それがキャッシュメモリ５や主記憶
装置３をアクセスする命令であるかどうかを判断する回
路で、キャッシュメモリ５はプロセッサ１に属し、検出
回路６はプロセッサ２が主記憶装置３に書込みを実行し
たかどうかを検出する回路である。クリア回路７は検出
回路６から検出信号を受けたときに、キャッシュメモリ
５に対して、キャッシュメモリのクリア動作を制御する
回路である。抑止回路８は検出回路４でキャッシュメモ
リ５または主記憶装置３をアクセスする命令であること
を検出し、さらに検出回路６でプロセッサ２が主記憶装
置３に対して書込みを行なっていることを検出した場合
に、プロセッサ１のクロック入力の抑止指示を行なう回
路で、アンド回路10は抑止回路８から出力された信号に
よりプロセッサ１へのクロックの入力を抑える回路であ
る。メモリアクセス制御回路９はプロセッサ１からメモ
リアクセスの指示を受け、アドレスやデータを主記憶装
置３やキャッシュメモリ５に対して送受信するための制
御を行なう。コマンドバス100,データバス101およびア
ドレスバス102はプロセッサ1,プロセッサ２および主記
憶装置３を結ぶバスである。抑止信号線103は抑止回路
８からの出力線、メモリアクセス要求信号線104はプロ
セッサ２のメモリアクセス要求信号の出力線、メモリア
クセス許可信号線106はメモリアクセス制御回路９への
メモリアクセスの許可を与える信号線、メモリアクセス
要求信号線107はメモリアクセス制御回路９からのメモ
リアクセスの要求を行なう信号線、メモリアクセス要求
信号線108はプロセッサ１からのメモリアクセス要求を
行なう信号線、メモリアクセス許可信号線109はプロセ
ッサ１へのメモリアクセスの許可を与える信号線であ
る。
ロセッサのうちの１台のプロセッサにキャッシュメモリ
が付属している場合を示している。図において、プロセ
ッサ１および２は共有の主記憶装置３から読出した命令
の内容により処理を実行し、主記憶装置３にデータの書
込み指示や読出し指示を行なうプロセッサである。キャ
ッシュメモリ制御回路11は検出回路４および６、クリア
回路７、抑止回路８およびメモリアクセス制御回路９か
ら構成されていて、検出回路４はプロセッサ１から実行
命令の信号を受け、それがキャッシュメモリ５や主記憶
装置３をアクセスする命令であるかどうかを判断する回
路で、キャッシュメモリ５はプロセッサ１に属し、検出
回路６はプロセッサ２が主記憶装置３に書込みを実行し
たかどうかを検出する回路である。クリア回路７は検出
回路６から検出信号を受けたときに、キャッシュメモリ
５に対して、キャッシュメモリのクリア動作を制御する
回路である。抑止回路８は検出回路４でキャッシュメモ
リ５または主記憶装置３をアクセスする命令であること
を検出し、さらに検出回路６でプロセッサ２が主記憶装
置３に対して書込みを行なっていることを検出した場合
に、プロセッサ１のクロック入力の抑止指示を行なう回
路で、アンド回路10は抑止回路８から出力された信号に
よりプロセッサ１へのクロックの入力を抑える回路であ
る。メモリアクセス制御回路９はプロセッサ１からメモ
リアクセスの指示を受け、アドレスやデータを主記憶装
置３やキャッシュメモリ５に対して送受信するための制
御を行なう。コマンドバス100,データバス101およびア
ドレスバス102はプロセッサ1,プロセッサ２および主記
憶装置３を結ぶバスである。抑止信号線103は抑止回路
８からの出力線、メモリアクセス要求信号線104はプロ
セッサ２のメモリアクセス要求信号の出力線、メモリア
クセス許可信号線106はメモリアクセス制御回路９への
メモリアクセスの許可を与える信号線、メモリアクセス
要求信号線107はメモリアクセス制御回路９からのメモ
リアクセスの要求を行なう信号線、メモリアクセス要求
信号線108はプロセッサ１からのメモリアクセス要求を
行なう信号線、メモリアクセス許可信号線109はプロセ
ッサ１へのメモリアクセスの許可を与える信号線であ
る。
次に、プロセッサ２が主記憶装置３のある番地にデー
タを書込んだ場合のキャッシュメモリ制御の動作につい
て説明する。プロセッサ２が主記憶装置３に書込みを行
なうために、コマンドバス100,データバス101およびア
ドレスバス102にそれぞれコマンド，書込みデータおよ
びアドレスを出力する、主記憶装置３はコマンドバス10
0に送出されている信号を受取ることにより、アドレス
バス102に出ている番地を主記憶装置３の番地として、
データバス101の内容を主記憶装置３に書込む。このと
き検出回路６はコマンドバス100の信号が書込みコマン
ドであることを検出していて、この信号がクリア回路７
および抑止回路８に伝えられる。一方、このときプロセ
ッサ１がメモリ読出しを実行しようとすると、検出回路
４が読出し信号を検出し、この検出出力が抑止回路８に
伝えられる。抑止回路８は検出回路４と検出回路６とか
ら共に出力が与えられることにより、抑止信号を抑止信
号線103に出力する。そこでアンド回路10でクロック信
号が抑止され、クロックがプロセッサ１に入力されなく
なり、プロセッサ１の動作が止められる。プロセッサ１
が止まっている間に、プロセッサ２が主記憶装置３に書
込みを行なっていることを検出している検出回路６がク
リア回路７にクリア指示を出す。クリア回路７はキャッ
シュメモリの有効ビット部が無効となるように、キャッ
シュメモリ５に書込み指示を与える。即ち、そのときの
アドレスはプロセッサ２で出力されたアドレスがアドレ
スバス102とメモリアクセス制御回路９とを経由してキ
ャッシュメモリ５に与えられる。キャッシュメモリ５に
おいてこのアドレスがヒットしたならば、キャッシュメ
モリ５のこのアドレスの有効ビット部が無効となり、ヒ
ットしなければ一致処理の対称外となるのでそのままの
状態となる。クリア回路７の動作が終了すると、抑止回
路８に終了が報告され、アンド回路10に抑止解除の指示
が入り、クロックがプロセッサ１に入力されるようにな
ってキャッシュメモリ制御回路の動作が終了する。
タを書込んだ場合のキャッシュメモリ制御の動作につい
て説明する。プロセッサ２が主記憶装置３に書込みを行
なうために、コマンドバス100,データバス101およびア
ドレスバス102にそれぞれコマンド，書込みデータおよ
びアドレスを出力する、主記憶装置３はコマンドバス10
0に送出されている信号を受取ることにより、アドレス
バス102に出ている番地を主記憶装置３の番地として、
データバス101の内容を主記憶装置３に書込む。このと
き検出回路６はコマンドバス100の信号が書込みコマン
ドであることを検出していて、この信号がクリア回路７
および抑止回路８に伝えられる。一方、このときプロセ
ッサ１がメモリ読出しを実行しようとすると、検出回路
４が読出し信号を検出し、この検出出力が抑止回路８に
伝えられる。抑止回路８は検出回路４と検出回路６とか
ら共に出力が与えられることにより、抑止信号を抑止信
号線103に出力する。そこでアンド回路10でクロック信
号が抑止され、クロックがプロセッサ１に入力されなく
なり、プロセッサ１の動作が止められる。プロセッサ１
が止まっている間に、プロセッサ２が主記憶装置３に書
込みを行なっていることを検出している検出回路６がク
リア回路７にクリア指示を出す。クリア回路７はキャッ
シュメモリの有効ビット部が無効となるように、キャッ
シュメモリ５に書込み指示を与える。即ち、そのときの
アドレスはプロセッサ２で出力されたアドレスがアドレ
スバス102とメモリアクセス制御回路９とを経由してキ
ャッシュメモリ５に与えられる。キャッシュメモリ５に
おいてこのアドレスがヒットしたならば、キャッシュメ
モリ５のこのアドレスの有効ビット部が無効となり、ヒ
ットしなければ一致処理の対称外となるのでそのままの
状態となる。クリア回路７の動作が終了すると、抑止回
路８に終了が報告され、アンド回路10に抑止解除の指示
が入り、クロックがプロセッサ１に入力されるようにな
ってキャッシュメモリ制御回路の動作が終了する。
以上説明したように本発明は、キャッシュメモリ制御
回路にプロセッサのキャッシュメモリ、および主記憶装
置へのアクセスを検出する回路を付加することにより、
主記憶装置とキャッシュメモリの内容の一致処理におい
て、キャッシュメモリを持ったプロセッサがキャッシュ
メモリまたは主記憶装置をアクセスしようとしたときだ
けプロセッサを止めることができるので、プロセッサの
動作停止を最小限に抑え処理能力を高める効果がある。
回路にプロセッサのキャッシュメモリ、および主記憶装
置へのアクセスを検出する回路を付加することにより、
主記憶装置とキャッシュメモリの内容の一致処理におい
て、キャッシュメモリを持ったプロセッサがキャッシュ
メモリまたは主記憶装置をアクセスしようとしたときだ
けプロセッサを止めることができるので、プロセッサの
動作停止を最小限に抑え処理能力を高める効果がある。
第１図は本発の一実施例のブロック図である。 1,2……プロセッサ、３……主記憶装置、4,6……検出回
路、５……キャッシュメモリ、７……クリア回路、８…
…抑止回路、９……メモリアクセス制御回路、10……ア
ンド回路、11……キャッシュメモリ制御回路。
路、５……キャッシュメモリ、７……クリア回路、８…
…抑止回路、９……メモリアクセス制御回路、10……ア
ンド回路、11……キャッシュメモリ制御回路。
Claims (1)
- 【請求項１】共通の主記憶装置にアクセス可能な複数の
プロセッサのうちのキャッシュメモリを付属するプロセ
ッサにおいて、このプロセッサを除く前記プロセッサの
うちの少なくとも１台が前記主記憶装置に書込みを実行
したことを検出する第１の検出手段と、このキャッシュ
メモリを付属するプロセッサが付属するキャッシュメモ
リおよび主記憶装置にアクセスしようとすることを検出
する第２の検出手段と、前記第１の検出手段からの検出
出力と前記第２の検出手段からの検出出力とが得られた
ときに前記キャッシュメモリを付属するプロセッサの動
作を停止させる抑止手段とを有することを特徴とするキ
ャッシュメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169844A JP2656558B2 (ja) | 1988-07-06 | 1988-07-06 | キャッシュメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63169844A JP2656558B2 (ja) | 1988-07-06 | 1988-07-06 | キャッシュメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218643A JPH0218643A (ja) | 1990-01-22 |
| JP2656558B2 true JP2656558B2 (ja) | 1997-09-24 |
Family
ID=15893978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63169844A Expired - Lifetime JP2656558B2 (ja) | 1988-07-06 | 1988-07-06 | キャッシュメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656558B2 (ja) |
-
1988
- 1988-07-06 JP JP63169844A patent/JP2656558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218643A (ja) | 1990-01-22 |
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