JPH05233443A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH05233443A JPH05233443A JP4072471A JP7247192A JPH05233443A JP H05233443 A JPH05233443 A JP H05233443A JP 4072471 A JP4072471 A JP 4072471A JP 7247192 A JP7247192 A JP 7247192A JP H05233443 A JPH05233443 A JP H05233443A
- Authority
- JP
- Japan
- Prior art keywords
- data
- processor
- common bus
- cache
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 共有メモリ内データとデータキャッシュ内デ
ータの整合性を確保できるマルチプロセッサシステムを
得ることを目的とする。 【構成】 データキャッシュ１１，２１を備えた複数の
プロセッサ１，２と、共通バス４を介して各プロセッサ
１，２と接続されている共有メモリ３とから構成される
マルチプロセッサシステムにおいて、各プロセッサ１，
２が共通バス４上に共有メモリ３への書き込み信号を検
出すると，その書き込みアドレスのデータがデータキャ
ッシュ１１，２１に保持されているかどうかをチェック
し，保持されていればデータキャッシュ１１，２１内の
当該データをクリアするキャッシュ管理手段１２，２２
を具備する。
ータの整合性を確保できるマルチプロセッサシステムを
得ることを目的とする。 【構成】 データキャッシュ１１，２１を備えた複数の
プロセッサ１，２と、共通バス４を介して各プロセッサ
１，２と接続されている共有メモリ３とから構成される
マルチプロセッサシステムにおいて、各プロセッサ１，
２が共通バス４上に共有メモリ３への書き込み信号を検
出すると，その書き込みアドレスのデータがデータキャ
ッシュ１１，２１に保持されているかどうかをチェック
し，保持されていればデータキャッシュ１１，２１内の
当該データをクリアするキャッシュ管理手段１２，２２
を具備する。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムに係り、とくにデータキャッシュを有するマルチプ
ロセッサシステムに関する。
テムに係り、とくにデータキャッシュを有するマルチプ
ロセッサシステムに関する。
【０００２】
【従来の技術】最近、コンピュータシステムにおいて、
処理を分散させて処理速度を向上させるために複数のプ
ロセッサを用いたマルチプロセッサシステムが多く用い
られている。
処理を分散させて処理速度を向上させるために複数のプ
ロセッサを用いたマルチプロセッサシステムが多く用い
られている。
【０００３】従来のマルチプロセッサシステムは、デー
タキャッシュを備えた複数のプロセッサと、共通バスを
介して各プロセッサと接続されている共有メモリとから
構成されている。
タキャッシュを備えた複数のプロセッサと、共通バスを
介して各プロセッサと接続されている共有メモリとから
構成されている。
【０００４】各プロセッサは、共有メモリに格納されて
いるデータの一部をデータキャッシュに保持することに
より処理速度を向上させている。また、各プロセッサは
処理に必要なデータがデータキャッシュにない場合は共
通バスを介して共有メモリから読み出し、データキャッ
シュに格納している。
いるデータの一部をデータキャッシュに保持することに
より処理速度を向上させている。また、各プロセッサは
処理に必要なデータがデータキャッシュにない場合は共
通バスを介して共有メモリから読み出し、データキャッ
シュに格納している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、各プロセッサは独立に共有メモリにア
クセスしているために、図３に示されるようにあるプロ
セッサにより共有メモリに格納されているデータが更新
された場合に、他のプロセッサのデータキャッシュに保
持されている当該データと異なってしまい、正しい処理
が行われない場合があるという不都合があった。
来例においては、各プロセッサは独立に共有メモリにア
クセスしているために、図３に示されるようにあるプロ
セッサにより共有メモリに格納されているデータが更新
された場合に、他のプロセッサのデータキャッシュに保
持されている当該データと異なってしまい、正しい処理
が行われない場合があるという不都合があった。
【０００６】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに共有メモリ内データとデータキ
ャッシュ内データの整合性を確保できるマルチプロセッ
サシステムを提供することにある。
不都合を改善し、とくに共有メモリ内データとデータキ
ャッシュ内データの整合性を確保できるマルチプロセッ
サシステムを提供することにある。
【０００７】
【課題を解決するための手段】そこで、本発明では、デ
ータキャッシュを備えた複数のプロセッサと、共通バス
を介して各プロセッサと接続されている共有メモリと、
各プロセッサが共通バス上に共有メモリへの書き込み信
号を検出すると，その書き込みアドレスのデータがデー
タキャッシュに保持されているかどうかをチェックし，
保持されていればデータキャッシュ内の当該データをク
リアするキャッシュ管理手段とを具備するという構成を
採っている。これによって前述した目的を達成しようと
するものである。
ータキャッシュを備えた複数のプロセッサと、共通バス
を介して各プロセッサと接続されている共有メモリと、
各プロセッサが共通バス上に共有メモリへの書き込み信
号を検出すると，その書き込みアドレスのデータがデー
タキャッシュに保持されているかどうかをチェックし，
保持されていればデータキャッシュ内の当該データをク
リアするキャッシュ管理手段とを具備するという構成を
採っている。これによって前述した目的を達成しようと
するものである。
【０００８】
【作用】或るプロセッサが読み出し信号と読み出しアド
レスを共通バス上に送出すると、共有メモリは共通バス
上から読み出し信号と読み出しアドレスを取り込み、指
定されたアドレスに格納されているデータを共通バス上
に送出する。そして当該プロセッサは共通バス上のデー
タを取り込み、データキャッシュに格納する。
レスを共通バス上に送出すると、共有メモリは共通バス
上から読み出し信号と読み出しアドレスを取り込み、指
定されたアドレスに格納されているデータを共通バス上
に送出する。そして当該プロセッサは共通バス上のデー
タを取り込み、データキャッシュに格納する。
【０００９】また、あるプロセッサが書き込み信号と書
き込みアドレスとデータを共通バス上に送出すると、共
有メモリは共通バス上から書き込み信号と書き込みアド
レスとデータを取り込み、指定されたアドレスに取り込
んだデータを格納する。
き込みアドレスとデータを共通バス上に送出すると、共
有メモリは共通バス上から書き込み信号と書き込みアド
レスとデータを取り込み、指定されたアドレスに取り込
んだデータを格納する。
【００１０】同時に他のプロセッサのキャッシュ管理手
段は共通バス上の書き込み信号と書き込みアドレスを取
り込み、当該アドレスデータがデータキャッシュに格納
されている場合には、データキャッシュ内のそのデータ
をクリアする。
段は共通バス上の書き込み信号と書き込みアドレスを取
り込み、当該アドレスデータがデータキャッシュに格納
されている場合には、データキャッシュ内のそのデータ
をクリアする。
【００１１】
【発明の実施例】以下、本発明の一実施例を図１ないし
図２に基づいて説明する。
図２に基づいて説明する。
【００１２】図１の実施例は、第１のプロセッサ１と、
第２のプロセッサ２と、共通バス４を介して第１のプロ
セッサ１および第２のプロセッサ２と接続されている共
有メモリ３とから構成される。
第２のプロセッサ２と、共通バス４を介して第１のプロ
セッサ１および第２のプロセッサ２と接続されている共
有メモリ３とから構成される。
【００１３】ここで、第１のプロセッサ１は、共有メモ
リ３から読み出したデータを格納する第１のデータキャ
ッシュ１１と、共通バス４上に第２のプロセッサ２から
の書き込み信号を検出すると，その書き込みアドレスの
データが第１のデータキャッシュ１１に格納されている
かどうかをチェックし，格納されていれば当該データを
クリアする第１のキャッシュ管理手段１２とから構成さ
れる。
リ３から読み出したデータを格納する第１のデータキャ
ッシュ１１と、共通バス４上に第２のプロセッサ２から
の書き込み信号を検出すると，その書き込みアドレスの
データが第１のデータキャッシュ１１に格納されている
かどうかをチェックし，格納されていれば当該データを
クリアする第１のキャッシュ管理手段１２とから構成さ
れる。
【００１４】また、第２のプロセッサ２は、共有メモリ
３から読み出したデータを格納する第２のデータキャッ
シュ２１と、共通バス４上に第１のプロセッサ１からの
書き込み信号を検出すると，その書き込みアドレスのデ
ータが第２のデータキャッシュ２１に格納されているか
どうかをチェックし，格納されていれば当該データをク
リアする第２のキャッシュ管理手段２２とから構成され
る。
３から読み出したデータを格納する第２のデータキャッ
シュ２１と、共通バス４上に第１のプロセッサ１からの
書き込み信号を検出すると，その書き込みアドレスのデ
ータが第２のデータキャッシュ２１に格納されているか
どうかをチェックし，格納されていれば当該データをク
リアする第２のキャッシュ管理手段２２とから構成され
る。
【００１５】次に、本実施例の動作について図２のシー
ケンスフローチャートを用いて説明する。
ケンスフローチャートを用いて説明する。
【００１６】第１のプロセッサ１が読み出し信号と読み
出しアドレスを共通バス４上に送出すると、共有メモリ
３は共通バス４上から読み出し信号と読み出しアドレス
を取り込み、指定されたアドレスに格納されているデー
タを共通バス４上に送出する。
出しアドレスを共通バス４上に送出すると、共有メモリ
３は共通バス４上から読み出し信号と読み出しアドレス
を取り込み、指定されたアドレスに格納されているデー
タを共通バス４上に送出する。
【００１７】第１のプロセッサ１は共通バス４上のデー
タを取り込み、第１のデータキャッシュ１１に格納す
る。
タを取り込み、第１のデータキャッシュ１１に格納す
る。
【００１８】第２のプロセッサ２が読み出し信号と読み
出しアドレスを共通バス４上に送出すると、共有メモリ
３は共通バス４上から読み出し信号と読み出しアドレス
を取り込み、指定されたアドレスに格納されているデー
タを共通バス４上に送出する。
出しアドレスを共通バス４上に送出すると、共有メモリ
３は共通バス４上から読み出し信号と読み出しアドレス
を取り込み、指定されたアドレスに格納されているデー
タを共通バス４上に送出する。
【００１９】第２のプロセッサ１は共通バス４上のデー
タを取り込み、第２のデータキャッシュ２１に格納す
る。
タを取り込み、第２のデータキャッシュ２１に格納す
る。
【００２０】次に、第２のプロセッサ２が書き込み信号
と書き込みアドレスとデータを共通バス４上に送出する
と、共有メモリ３は共通バス４上から書き込み信号と書
き込みアドレスとデータを取り込み、指定されたアドレ
スに取り込んだデータを格納する。
と書き込みアドレスとデータを共通バス４上に送出する
と、共有メモリ３は共通バス４上から書き込み信号と書
き込みアドレスとデータを取り込み、指定されたアドレ
スに取り込んだデータを格納する。
【００２１】同時に第１のプロセッサ１の第１のキャッ
シュ管理手段１２は共通バス４上の書き込み信号と書き
込みアドレスを取り込み、当該アドレスデータが第１の
データキャッシュ１１に格納されているかどうかをチェ
ックする。
シュ管理手段１２は共通バス４上の書き込み信号と書き
込みアドレスを取り込み、当該アドレスデータが第１の
データキャッシュ１１に格納されているかどうかをチェ
ックする。
【００２２】そして、第１のデータキャッシュ１１に当
該アドレスデータが格納されている場合には、そのデー
タをクリアする。
該アドレスデータが格納されている場合には、そのデー
タをクリアする。
【００２３】第１のプロセッサ１は、クリアされたデー
タが必要になった場合には、共有メモリ３から読み出
す。
タが必要になった場合には、共有メモリ３から読み出
す。
【００２４】また、第１のプロセッサ１が書き込み信号
と書き込みアドレスとデータを共通バス４上に送出する
と、共有メモリ３は共通バス４上から書き込み信号と書
き込みアドレスとデータを取り込み、指定されたアドレ
スに取り込んだデータを格納する。
と書き込みアドレスとデータを共通バス４上に送出する
と、共有メモリ３は共通バス４上から書き込み信号と書
き込みアドレスとデータを取り込み、指定されたアドレ
スに取り込んだデータを格納する。
【００２５】同時に第２のプロセッサ１の第２のキャッ
シュ管理手段２２は共通バス４上の書き込み信号と書き
込みアドレスを取り込み、当該アドレスデータが第２の
データキャッシュ２１に格納されているかどうかをチェ
ックする。
シュ管理手段２２は共通バス４上の書き込み信号と書き
込みアドレスを取り込み、当該アドレスデータが第２の
データキャッシュ２１に格納されているかどうかをチェ
ックする。
【００２６】そして、第２のデータキャッシュ２１に当
該アドレスデータが格納されている場合には、そのデー
タをクリアする。
該アドレスデータが格納されている場合には、そのデー
タをクリアする。
【００２７】第２のプロセッサ２は、クリアされたデー
タが必要になった場合には、共有メモリ３から読み出
す。
タが必要になった場合には、共有メモリ３から読み出
す。
【００２８】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、共有メモリ内のデータが更新され
ると同時にデータキャッシュ内の当該更新前データをク
リアすることができ、これがため、共有メモリ内データ
とデータキャッシュ内データの整合性を確保することで
きるという従来にない優れたマルチプロセッサシステム
を提供することができる。
ので、これによると、共有メモリ内のデータが更新され
ると同時にデータキャッシュ内の当該更新前データをク
リアすることができ、これがため、共有メモリ内データ
とデータキャッシュ内データの整合性を確保することで
きるという従来にない優れたマルチプロセッサシステム
を提供することができる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例の動作を説明するためのシーケン
スフローチャートである。
スフローチャートである。
【図３】従来例の動作を説明するためのシーケンスフロ
ーチャートである。
ーチャートである。
１：第１のプロセッサ ２：第２のプロセッサ ３：共有メモリ ４：共通バス １１：第１のデータキャッシュ １２：第１のキャッシュ管理手段 ２１：第２のデータキャッシュ ２２：第２のキャッシュ管理手段
Claims (1)
- 【請求項１】データキャッシュを備えた複数のプロセッ
サと、共通バスを介して各プロセッサと接続されている
共有メモリとから構成されるマルチプロセッサシステム
において、前記各プロセッサが共通バス上に前記共有メ
モリへの書き込み信号を検出すると，その書き込みアド
レスのデータが前記データキャッシュに保持されている
かどうかをチェックし，保持されていれば前記データキ
ャッシュ内の当該データをクリアするキャッシュ管理手
段を具備することを特徴とするマルチプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072471A JPH05233443A (ja) | 1992-02-21 | 1992-02-21 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072471A JPH05233443A (ja) | 1992-02-21 | 1992-02-21 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233443A true JPH05233443A (ja) | 1993-09-10 |
Family
ID=13490267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072471A Withdrawn JPH05233443A (ja) | 1992-02-21 | 1992-02-21 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07311713A (ja) * | 1994-05-12 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 階層キャッシュ・システム及びバッファリング・システム |
-
1992
- 1992-02-21 JP JP4072471A patent/JPH05233443A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07311713A (ja) * | 1994-05-12 | 1995-11-28 | Internatl Business Mach Corp <Ibm> | 階層キャッシュ・システム及びバッファリング・システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |