JPH04235649A - キャッシュクリア処理システム - Google Patents
キャッシュクリア処理システムInfo
- Publication number
- JPH04235649A JPH04235649A JP3013824A JP1382491A JPH04235649A JP H04235649 A JPH04235649 A JP H04235649A JP 3013824 A JP3013824 A JP 3013824A JP 1382491 A JP1382491 A JP 1382491A JP H04235649 A JPH04235649 A JP H04235649A
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- Japan
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- Pending
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- 230000004044 response Effects 0.000 claims abstract description 5
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はキャッシュクリア処理システムに
関し、特に自系コンピュータシステムのキャッシュメモ
リと他系コンピュータシステムの主記憶装置とのデータ
の一致が保障されていないマルチコンピュータシステム
において、データの一致性を保障するためのキャッシュ
クリア処理方式に関する。
関し、特に自系コンピュータシステムのキャッシュメモ
リと他系コンピュータシステムの主記憶装置とのデータ
の一致が保障されていないマルチコンピュータシステム
において、データの一致性を保障するためのキャッシュ
クリア処理方式に関する。
【０００２】
【従来技術】図３にマルチコンピュータシステムの概略
ブロック図を示す。自系システム９内の演算処理装置９
１から他系システム１０内の主記憶装置１０３のデータ
をアクセスすると、アクセスデータは演算処理装置９１
内のキャッシュメモリにも書込まれる。
ブロック図を示す。自系システム９内の演算処理装置９
１から他系システム１０内の主記憶装置１０３のデータ
をアクセスすると、アクセスデータは演算処理装置９１
内のキャッシュメモリにも書込まれる。
【０００３】この後、他系システム１０内で主記憶装置
１０３ のデータが書換えられると、演算処理装置９１
内のキャッシュメモリと主記憶装置１０３とのデータの
一致はとれなくなってしまう。
１０３ のデータが書換えられると、演算処理装置９１
内のキャッシュメモリと主記憶装置１０３とのデータの
一致はとれなくなってしまう。
【０００４】そこで、自系システム９の演算処理装置９
１が他系システム１０の主記憶装置１０３ を参照する
ときには、演算処理装置９１内のキャッシュメモリを全
てクリアしてから参照しなければならない。
１が他系システム１０の主記憶装置１０３ を参照する
ときには、演算処理装置９１内のキャッシュメモリを全
てクリアしてから参照しなければならない。
【０００５】このことは、演算処理装置１０１ 内のキ
ャッシュメモリと主記憶装置９３とのデータの関係につ
いても全く同様である。
ャッシュメモリと主記憶装置９３とのデータの関係につ
いても全く同様である。
【０００６】尚、図において、９２，１０２ は各系の
システム制御をなすシステム制御装置である。
システム制御をなすシステム制御装置である。
【０００７】この様に、マルチシステム構成において、
自系キャッシュメモリと他系主記憶装置との間のデータ
の一致性を保障する機能が予め付加されていないような
システムでは、データ一致性の保障を行うために、キャ
ッシュメモリ内のデータを全てクリアしているので、自
系システム内のデータまで不要にクリアすることになり
、システム性能が低下するという欠点がある。
自系キャッシュメモリと他系主記憶装置との間のデータ
の一致性を保障する機能が予め付加されていないような
システムでは、データ一致性の保障を行うために、キャ
ッシュメモリ内のデータを全てクリアしているので、自
系システム内のデータまで不要にクリアすることになり
、システム性能が低下するという欠点がある。
【０００８】
【発明の目的】そこで、本発明はこの様な従来技術の欠
点を解決するためになされたのものであって、その目的
とするところは、他系システムのデータのみを選択的に
クリアするようにして、システム性能低下を防止するよ
うにしたキャッシュクリア処理システムを提供すること
である。
点を解決するためになされたのものであって、その目的
とするところは、他系システムのデータのみを選択的に
クリアするようにして、システム性能低下を防止するよ
うにしたキャッシュクリア処理システムを提供すること
である。
【０００９】
【発明の構成】本発明によれば、各々がキャッシュメモ
リを有する第１及び第２の演算処理装置と、前記第１及
び第２の演算処理装置に夫々対応して設けられた第１及
び第２の主記憶装置とを含む第１及び第２のコンピュー
タ系におけるキャッシュクリア処理システムであって、
前記キャッシュメモリの全ワードに夫々対応してそのワ
ードの有効性を示す有効ビットを格納する有効ビットア
レイと、前記キャッシュメモリの全ワードに夫々対応し
てそのワードが自系データか他系データかを示す自／他
ビットを格納する自／他ビット格納アレイと、自系のキ
ャッシュクリアリクエストの発行に応答して、前記自／
他ビット格納アレイを参照して前記クリエストに対応す
る自／他ビットが他系を示すときには対応有効ビットを
クリアする手段とを含むことを特徴とするキャッシュク
リア処理システムが得られる。
リを有する第１及び第２の演算処理装置と、前記第１及
び第２の演算処理装置に夫々対応して設けられた第１及
び第２の主記憶装置とを含む第１及び第２のコンピュー
タ系におけるキャッシュクリア処理システムであって、
前記キャッシュメモリの全ワードに夫々対応してそのワ
ードの有効性を示す有効ビットを格納する有効ビットア
レイと、前記キャッシュメモリの全ワードに夫々対応し
てそのワードが自系データか他系データかを示す自／他
ビットを格納する自／他ビット格納アレイと、自系のキ
ャッシュクリアリクエストの発行に応答して、前記自／
他ビット格納アレイを参照して前記クリエストに対応す
る自／他ビットが他系を示すときには対応有効ビットを
クリアする手段とを含むことを特徴とするキャッシュク
リア処理システムが得られる。
【００１０】
【実施例】以下に本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１は本発明の一実施例のブロック図であ
り、１つの系のキャッシュクリア処理に関係する部分の
みについて示しており、他の系についても同一構成とな
っているものとする。
り、１つの系のキャッシュクリア処理に関係する部分の
みについて示しており、他の系についても同一構成とな
っているものとする。
【００１２】図３においても説明した如く、マルチシス
テムで構成されたコンピュータにおいて、自系システム
９の演算処理装置９１から他系システム１０の主記憶装
置１０３ のデータをアクセスすると、アクセスしたデ
ータは演算処理装置９１内のキャッシュメモリにも書込
まれる。この後に他系システム１０内で主記憶装置１０
３ のデータが書換えられると、演算処理装置９１内の
キャッシュメモリと主記憶装置１０３ とのデータ一致
性はなくなる。
テムで構成されたコンピュータにおいて、自系システム
９の演算処理装置９１から他系システム１０の主記憶装
置１０３ のデータをアクセスすると、アクセスしたデ
ータは演算処理装置９１内のキャッシュメモリにも書込
まれる。この後に他系システム１０内で主記憶装置１０
３ のデータが書換えられると、演算処理装置９１内の
キャッシュメモリと主記憶装置１０３ とのデータ一致
性はなくなる。
【００１３】このとき自系システムの演算処理装置９１
が他系システム１０の主記憶装置１０３ を参照する場
合には、自系のキャッシュメモリ内で他系１０の主記憶
装置１０３ に関するデータのみを選択的にクリアする
ようにしたのが発明である。
が他系システム１０の主記憶装置１０３ を参照する場
合には、自系のキャッシュメモリ内で他系１０の主記憶
装置１０３ に関するデータのみを選択的にクリアする
ようにしたのが発明である。
【００１４】図１はその第１の実施例を示す図である。
リクエスト発行部１１はキャッシュクリアリクエストを
発行するものである。アドレスレジスタ１はキャッシュ
クリアリクエストのアドレスを保持するものであり、ア
ドレスレジスタ２はアドレスレジスタ１の保持アドレス
を更に保持してアドレスレジスタ１へ帰還するものであ
る。
発行するものである。アドレスレジスタ１はキャッシュ
クリアリクエストのアドレスを保持するものであり、ア
ドレスレジスタ２はアドレスレジスタ１の保持アドレス
を更に保持してアドレスレジスタ１へ帰還するものであ
る。
【００１５】アドレスアレイ３は図示せぬデータアレイ
と共にキャッシュメモリを構成しており、このデータア
レイ内のワードアドレスを格納している。
と共にキャッシュメモリを構成しており、このデータア
レイ内のワードアドレスを格納している。
【００１６】有効ビットアレイ５はデータアレイのワー
ド対応に設けられて対応ワードの有効／無効を示すＶビ
ットを格納するもので、Ｖビットレジスタ４からのＶビ
ットデータを格納する。
ド対応に設けられて対応ワードの有効／無効を示すＶビ
ットを格納するもので、Ｖビットレジスタ４からのＶビ
ットデータを格納する。
【００１７】自／他系ビットアレイ６はデータアレイの
ワード対応に設けられて対応ワードの属性が自系か他系
かを示すビットを格納するもので、自／他系ビットレジ
スタ１９からの自／他系ビットデータを格納する。この
自／他系ビットレジスタ６の出力は自／他系ビットレジ
スタ７へ格納されて制御回路８へ報告される。
ワード対応に設けられて対応ワードの属性が自系か他系
かを示すビットを格納するもので、自／他系ビットレジ
スタ１９からの自／他系ビットデータを格納する。この
自／他系ビットレジスタ６の出力は自／他系ビットレジ
スタ７へ格納されて制御回路８へ報告される。
【００１８】比較部１３は、図示せぬＣＰＵからのキャ
ッシュアクセスアドレスにより設定されたアドレスアレ
イ３からのアドレスと当該アクセスアドレスとの比較を
行うもので、キャッシュヒット，ミスヒットの判定を行
ってその結果を比較レジスタ１４に格納する。
ッシュアクセスアドレスにより設定されたアドレスアレ
イ３からのアドレスと当該アクセスアドレスとの比較を
行うもので、キャッシュヒット，ミスヒットの判定を行
ってその結果を比較レジスタ１４に格納する。
【００１９】演算処理装置９１が他系１０の主記憶装置
１０３ を参照する場合、その前に自系９のリクエスト
発行部１１からキャッシュクリアリクエストが発行され
る。 キャッシュクリアリクエストが発行されると、制御回路
８によりアドレスレジスタ１にリクエストアドレスがセ
ットされる。
１０３ を参照する場合、その前に自系９のリクエスト
発行部１１からキャッシュクリアリクエストが発行され
る。 キャッシュクリアリクエストが発行されると、制御回路
８によりアドレスレジスタ１にリクエストアドレスがセ
ットされる。
【００２０】アドレスのセットによりアドレスアレイ３
のワードに対応する自／他系ビットアレイ６が索引され
、その結果は自／他系ビットレジスタ７にセットされる
。自／他系ビットレジスタ７のデータは制御回路８とリ
クエスト発行部１１に取込まれ、このとき自／他系ビッ
トレジスタ７のデータが他系システムを示しているなら
ば、有効ビットレジスタ４には“０”がセットされ、有
効ビットアレイ５のアドレスアレイに対応するビットに
“０”が書込まれ、そのワードは無効となる。
のワードに対応する自／他系ビットアレイ６が索引され
、その結果は自／他系ビットレジスタ７にセットされる
。自／他系ビットレジスタ７のデータは制御回路８とリ
クエスト発行部１１に取込まれ、このとき自／他系ビッ
トレジスタ７のデータが他系システムを示しているなら
ば、有効ビットレジスタ４には“０”がセットされ、有
効ビットアレイ５のアドレスアレイに対応するビットに
“０”が書込まれ、そのワードは無効となる。
【００２１】このとき、アドレスレジスタ１にあるリク
エストアドレスは自／他系ビットレジスタ７にデータが
セットされるのと同じタイミングでアドレスレジスタ２
へセットされ、再度アドレスレジスタ１にセットされて
有効ビットアレイ６のライトアドレスとなる。
エストアドレスは自／他系ビットレジスタ７にデータが
セットされるのと同じタイミングでアドレスレジスタ２
へセットされ、再度アドレスレジスタ１にセットされて
有効ビットアレイ６のライトアドレスとなる。
【００２２】また、キャッシュリクエストに対応する自
／他系ビットレジスタ７のデータが自系システムを示し
ているならば、それがリクエスト発行部１１と制御回路
８へ報告され、有効ビットのクリアが中止され、次のキ
ャッシュクリアリクエストが発行される。
／他系ビットレジスタ７のデータが自系システムを示し
ているならば、それがリクエスト発行部１１と制御回路
８へ報告され、有効ビットのクリアが中止され、次のキ
ャッシュクリアリクエストが発行される。
【００２３】上記動作を繰返し実行することにより、有
効ビットアレイ５の有効ビットが選択的に高速にクリア
されることになる。
効ビットアレイ５の有効ビットが選択的に高速にクリア
されることになる。
【００２４】図２は本発明の他の実施例を示す図であり
、図１と同等部分は同一符号により示している。アドレ
スレジスタ１はキャッシュクリアリクエストアドレス，
バッファ１８からのアドレス及びその格納アドレスの＋
１インクリメントされたアドレスを択一的に格納するも
のである。
、図１と同等部分は同一符号により示している。アドレ
スレジスタ１はキャッシュクリアリクエストアドレス，
バッファ１８からのアドレス及びその格納アドレスの＋
１インクリメントされたアドレスを択一的に格納するも
のである。
【００２５】アドレスレジスタ１５はバッファ１８のア
ドレスを±１して発生するものであり、バッファ１８は
ＷＥ（ライトイネーブル）レジスタ１７のＷＥ信号に従
ってデータレジスタ１６の内容をアドレスレジスタ１５
のアドレスに格納する。
ドレスを±１して発生するものであり、バッファ１８は
ＷＥ（ライトイネーブル）レジスタ１７のＷＥ信号に従
ってデータレジスタ１６の内容をアドレスレジスタ１５
のアドレスに格納する。
【００２６】データレジスタ１６はアドレスレジスタ１
の出力アドレスを格納してバッファ１８へ送出する。Ｗ
Ｅレジスタ１７は制御回路８からのＷＥ信号を格納して
、バッファ１８に対してライトイネーブルの指示を送出
するものである。他の構成は図１の実施例のそれと同一
である。
の出力アドレスを格納してバッファ１８へ送出する。Ｗ
Ｅレジスタ１７は制御回路８からのＷＥ信号を格納して
、バッファ１８に対してライトイネーブルの指示を送出
するものである。他の構成は図１の実施例のそれと同一
である。
【００２７】リクエスト発行部１１よりキャッシュクリ
アリクエストが１個発行される。このリクエストが発行
されると、リクエストアドレスがアドレスレジスタ１に
セットされ、＋１カウントされながら自／他系ビットア
レイ６を全ワード索引する。
アリクエストが１個発行される。このリクエストが発行
されると、リクエストアドレスがアドレスレジスタ１に
セットされ、＋１カウントされながら自／他系ビットア
レイ６を全ワード索引する。
【００２８】このとき、自／他系ビットが他系を示して
いるならば、制御回路８によりそのときのアドレスレジ
スタ１の値をデータレジスタ１２にセットし、バッファ
１８へ登録する。アドレスレジスタ１５は登録の数だけ
（他系指示の数だけ）＋１カウントされる。
いるならば、制御回路８によりそのときのアドレスレジ
スタ１の値をデータレジスタ１２にセットし、バッファ
１８へ登録する。アドレスレジスタ１５は登録の数だけ
（他系指示の数だけ）＋１カウントされる。
【００２９】自／他系ビットアレイ６を全ワード索引し
たら、バッファ１８を読出し状態とし、登録された数だ
けアドレスレジスタ１５を−１カウントし、バッファ１
８のデータを索引する。バッファ１８から読出されたデ
ータはアドレスレジスタ１へセットされ、連続的に有効
ビットアレイ５の対応ビットをクリアするのである。
たら、バッファ１８を読出し状態とし、登録された数だ
けアドレスレジスタ１５を−１カウントし、バッファ１
８のデータを索引する。バッファ１８から読出されたデ
ータはアドレスレジスタ１へセットされ、連続的に有効
ビットアレイ５の対応ビットをクリアするのである。
【００３０】上記動作により有効ビットアレイ５の各有
効ビットが選択的に高速にクリアされることになる。
効ビットが選択的に高速にクリアされることになる。
【００３１】
【発明の効果】叙上の如く、本発明によれば、マルチシ
ステム構成の自系システムのキャッシュメモリと他系シ
ステムの主記憶装置との間のデータ一致性を保障するた
めに、自系システム内のキャッシュメモリの他系システ
ム部のデータのみを選択的にクリアできるので、自系シ
ステム内の自系データはそのまま保存されることになり
、システム性能が低下しないという効果がある。
ステム構成の自系システムのキャッシュメモリと他系シ
ステムの主記憶装置との間のデータ一致性を保障するた
めに、自系システム内のキャッシュメモリの他系システ
ム部のデータのみを選択的にクリアできるので、自系シ
ステム内の自系データはそのまま保存されることになり
、システム性能が低下しないという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】本発明が適用されるマルチシステム構成の概略
システムブロック図である。
システムブロック図である。
１，２，１５ アドレスレジスタ
３ アドレスアレイ
５ Ｖビットアレイ
６ 自／他系ビットアレイ
８ 制御回路
９ 自系コンピュータシステム
１０ 他系コンピュータシステム
１１ リクエスト発行部
１８ バッファ
Claims (2)
- 【請求項１】 各々がキャッシュメモリを有する第１
及び第２の演算処理装置と、前記第１及び第２の演算処
理装置に夫々対応して設けられた第１及び第２の主記憶
装置とを含む第１及び第２のコンピュータ系におけるキ
ャッシュクリア処理システムであって、前記キャッシュ
メモリの全ワードに夫々対応してそのワードの有効性を
示す有効ビットを格納する有効ビットアレイと、前記キ
ャッシュメモリの全ワードに夫々対応してそのワードが
自系データか他系データかを示す自／他ビットを格納す
る自／他ビット格納アレイと、自系のキャッシュクリア
リクエストの発行に応答して、前記自／他ビット格納ア
レイを参照して前記クリエストに対応する自／他ビット
が他系を示すときには対応有効ビットをクリアする手段
とを含むことを特徴とするキャッシュクリア処理システ
ム。 - 【請求項２】 各々がキャッシュメモリを有する第１
及び第２の演算処理装置と、前記第１及び第２の演算処
理装置に夫々対応して設けられた第１及び第２の主記憶
装置とを含む第１及び第２のコンピュータ系におけるキ
ャッシュクリア処理システムであって、前記キャッシュ
メモリの全ワードに夫々対応してそのワードの有効性を
示す有効ビットを格納する有効ビットアレイと、前記キ
ャッシュメモリの全ワードに夫々対応してそのワードが
自系データか他系データかを示す自／他ビットを格納す
る自／他ビット格納アレイと、自系のキャッシュクリア
リクエストの一個の発行に応答して、自系の自／他ビッ
ト格納アレイを連続的に全ビット参照し、対応ビットの
ワードが他系のデータであれば対応ワードのアドレスを
保持するバッファと、この全ビット参照後に前記バッフ
ァに保持されたアドレスについて自系の有効ビットのク
リアを選択的に連続して処理する手段とを含むことを特
徴とするキャッシュクリア処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013824A JPH04235649A (ja) | 1991-01-10 | 1991-01-10 | キャッシュクリア処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013824A JPH04235649A (ja) | 1991-01-10 | 1991-01-10 | キャッシュクリア処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04235649A true JPH04235649A (ja) | 1992-08-24 |
Family
ID=11844025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013824A Pending JPH04235649A (ja) | 1991-01-10 | 1991-01-10 | キャッシュクリア処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04235649A (ja) |
-
1991
- 1991-01-10 JP JP3013824A patent/JPH04235649A/ja active Pending
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