JPH05210590A - 書き込みキャッシュメモリのための装置および方法 - Google Patents

Abstract

(57)【要約】 【目的】読み取りでない、データラインへの書き込みの
みを格納する新規なキャッシュメモリおよびその作動方
法を与える。 【構成】この書き込みキャッシュ１６は読み取りデータ
を格納せず、読み取りヒットに直接応答することもしな
い。関連のプロセッサ１２からの読み取りはすべて、当
該読み取りリクエストに対応するデータラインを供給す
る主メモリ２０に案内される。もしもこのローカル書き
込みキャッシュ１６に含まれるローカルデータが、該読
み取りのすべてまたは一部に対応する修正済みデータラ
インを有すると、それが主メモリからのデータと統合さ
れ、関連のプロセッサ１２に送られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサに供するキャ
ッシュメモリに関し、特にシステムバスを介して本来は
主メモリに書き込まれるデータオペランドをまたは指令
を格納するためのキャッシュメモリを与える方法および
装置に関する。

【０００２】

【従来の技術】キャッシュメモリは元来、プロセッサの
読み取りおよび書き込みアクセス時間を向上させるため
にコンピューターシステムに付加されたものである。メ
モリアドレスがアクセスされると、次にアクセスされる
メモリアドレスは前回のメモリアドレスに近接した別の
アドレスとなる可能性が高いということがプロセッサア
クセスのパターンの分析から判明した。そのような可能
性が高いのは、データオペランドおよびマシン指令はし
ばしば主メモリ内の連続的ブロック内に組織的に格納さ
れているからである。もしもプロセッサが一つのブロッ
ク内でデータまたは指令にアクセスしているなら、その
後続のアクセスはそのブロックに対して行われる可能性
が高い。その結果、キャッシュ化されてないアドレスが
アクセスされたときはプロセッサはそのアドレスが関連
する多重ラインまたはブロック全体を読み取り、そのラ
インもしくはブロックをそのキャッシュメモリ内に格納
する。

【０００３】プロセッサアクセス時間の改善のために通
常使用されるキャッシュメモリも一型式はライト-スル
ーキャッシュ（Write-through cache）である。この型
式のキャッシュは、プロセッサと、このプロセッサを主
メモリに接続するシステムバスとの間のどこかでプロセ
ッサバスに接続する。このキャッシュメモリは代表的に
は可能なかぎりそのプロセッサに近くに配置される。こ
のように接続することにより、この型式のキャッシュメ
モリは、主メモリへのプロセッサのアクセスを監視す
る。もしもアクセスされるデータまたは指令がキャッシ
ュメモリ内に現在格納されているなら、当該プロセッサ
によりアドレスされたそのデータまたは指令をその格納
部から供給することにより、そのキャッシュメモリがそ
のアクセスを完了する。このようにしてそのアクセスが
読み取られたとすると、キャッシュメモリの存在により
その主メモリに対するシステムバスバックプレーン（sy
stem bus backplane）およびそのデータまたは指令の返
却機能を通して、プロセッサのアクセスが節約される。

【０００４】もしもプロセッサによるこのアクセスがキ
ャッシュメモリ内に格納されていないデータまたは指令
を求めるための読み取りオペレーションであると、プロ
セッサまたは他の何らかのメモリアクセス装置が主メモ
リから当該データまたは指令が格納されているブロック
を読み取り、このブロックをキャッシュメモリ内に格納
する。その後このデータまたは指令は、そのキャッシュ
メモリから読み取ることができる。

【０００５】もしもプロセッサ等によるそのアクセスが
キャッシュメモリ内に格納されていないアドレスロケー
ションデータまたは指令への書き込みオペレーションで
あると、当該プロセッサまたは他のメモリアクセス装置
がそのデータまたは指令をキャッシュメモリに書き込む
と共に主メモリへもそのデータまたは指令を書き込む。

【０００６】ライトスルーキャッシュメモリは単一プロ
セッサシステムにとって優れた方法である。その理由
は、キャッシュメモリおよび主メモリはデータコヒーレ
ントであることが保証されているからである。しかし、
各書き込みはシステムバスを経由して主メモリへ到達す
るので、システムバス上の書き込み通行量（write traf
fic）はライト-スルーキャッシュメモリ構成によっては
低減されない。さらに、多重のプロセッサおよびキャッ
シュを有するシステムでは、主メモリおよび多重キャッ
シュメモリ間でデータの一貫性を保持するために必要な
アクセスは、システムバス通行量を顕著に増大させるこ
とになる。その結果、多重ライト-スルーキャッシュメ
モリ付き多重プロセッサを有するコンピューターシステ
ムにとってシステムバスのデータ許容量が制限的要因と
なる。

【０００７】

【発明が解決しようとする課題】そこで本発明は、その
プロセッサからの書き込みを局所的に格納し、データコ
ヒーレン達成上必要なときのみ、主メモリにこのデータ
を書き戻す書き込みキャッシュ構成を与えることであ
る。

【０００８】本発明のもう一つの課題は局所的に書き込
みを格納し、格納された書き込みデータを主メモリとコ
ヒーレントに保持すべく書き込みキャッシュを作動させ
る方法を与えることである。

【０００９】

【課題を解決するための手段】簡潔に述べると、本発明
の一局面において上記の諸課題は、プロセッサバスによ
りプロセッサに接続されたキャッシュメモリ装置を与え
ることにより達成される。このキャッシュメモリ装置に
は、プロセッサによる主メモリラインアドレスへの読み
取りを当該キャッシュメモリ装置内に格納されているア
ドレスおよびキャッシュタグと比較すると共にもしもそ
のキャッシュメモリ装置内に格納されているデータライ
ンが主メモリ内に格納されている対応のデータラインよ
りも近時のデータバイトのコピーを有するか否かを決定
する装置が含まれる。読み取り命令に応じて主メモリか
ら返されるデータライン中にデータバイトの近時コピー
を統合すると共にその統合したデータラインをプロセッ
サに送る装置が、上記比較装置に接続され、かつその比
較装置によりイネーブル化される。このキャッシュメモ
リ装置はまた、プロセッサにより主メモリラインアドレ
スに書き込まれるべきデータラインを阻止し、その代わ
りにそのデータラインをキャッシュメモリ装置内に格納
する装置も含む。

【００１０】上記の諸課題は、プロセッサと、キャッシ
ュコントローラおよびキャッシュメモリアレーを有する
書き込みキャッシュとの間でデータ転送する本発明の方
法を与えることにより達成される。この方法は、該プロ
セッサにより主メモリからデータラインを読み取るステ
ップと、該プロセッサにより読み取られた各データライ
ンのアドレスを該キャッシュメモリアレー内に格納され
ているデータラインのアドレスと比較するステップと、
もしも該プロセッサにより読み取られたデータラインの
アドレスが該キャッシュメモリアレーに格納されている
ラインのアドレスに対応するなら、該書き込みキャッシ
ュコントローラが、読み取ったデータライン内の各修正
済みのバイトを同定し、該データラインが該プロセッサ
へ返される際にその主メモリから読み取られたデータラ
インと該修正済み各バイトを統合するステップと、もし
も該プロセッサにより読み取られたデータラインのアド
レスが該キャッシュメモリアレーに格納されているいか
なるラインのアドレスにも対応しないならデータ統合は
行わず、該キャッシュはキャッシュヒットがなくても、
主メモリからデータラインが返される際にそのデータラ
インを該キャッシュ中に格納するためのラインアロケー
トをさせないステップとを含む。

【００１１】本発明に関する上記の説明に現われる諸課
題その他の課題、本発明の適用可能な範囲は、以下の詳
細な説明および添付の図面から一層明確になろう。ただ
し以下の詳細な説明は単に例示のためであり、本発明の
範囲内で種々の設計変更が可能であることを了解された
い。

【００１２】

【実施例】図１を見ると本発明の一実施例に基づくコン
ピューターシステム１０のブロック線図が示されてい
る。このコンピューターシステム１０はプロセッサ１２
を有する。プロセッサ１２は二方向プロセッサバス１４
により書き込みキャッシュメモリ１６に接続される。書
き込みキャッシュメモリ１６はシステムバス１８に接続
される。システムバス１８は書き込みキャッシュメモリ
１６にも接続されることに加えて主メモリ２０および入
出力バス２２に接続される。

【００１３】主メモリ２０は,アレー状に一体的に接続
された多数のＲＡＭチップ（図示して無し）のような大
容量ＲＡＭ格納装置である。主メモリ２０はまた、コン
ピューターシステム１０のいくつかのオペレティング指
令（operating instructions）に対する不揮発格納手段
を与えるためのＲＯＭ部分を含むことができる。そのよ
うなオペレティング指令はとりわけ、入出力バス２２か
ら主メモリ２０中に負荷されるデータブロックおよび指
令を入力する。入出力バス２２はさらにディスクドライ
ブ、テープドライブその他の大容量格納装置（図示して
なし）等の大容量格納周辺機器に接続される。上記の負
荷を行った後では、主メモリ２０はその中にブロック状
のデータオペランドおよび指令を有する。

【００１４】初め、プロセッサ１２は主メモリ２０から
受信した指令にしたがって主メモリ２０から受けたデー
タオペランドを処理する。これは書き込みキャッシュメ
モリ１６が初めは空であるからである。さらに書き込み
キャッシュメモリ１６は、プロセッサ１２からの主メモ
リ２０へのすべての読み取りオペレーションに対する経
路（a path）を与える。データオペランドおよび指令
は、読み取りオペレーションの一部として書き込みキャ
ッシュメモリ１６中には格納されず、プロセッサ１２に
よる読み取りオペレーションに対する応答としてもメモ
リ１６中に格納されることもない。それゆえ書き込みキ
ャッシュメモリ１６は最初はデータ処理に参加しない。

【００１５】初期処理の後、プロセッサ１２は書き込み
オペレーションにより主メモリ２０へ書き込むべきいく
つかのデータオペランドおよび指令を有することにな
る。このデータもしくは指令は、いずれは主メモリアド
レスに書き込まれるが、その書き込みオペレーションは
書き込みキャッシュメモリ１６により阻止され、その中
に格納される。この阻止および書き込みキャッシュメモ
リ１６内への格納が行われるので、システムバス１８を
介して行われるデータオペランドもしくは指令の送信お
よび主メモリ２０内への格納はされない。

【００１６】書き込みキャッシュメモリ１６はラインと
呼ばれる多重バイトユニット形態で書き込みデータを格
納する。データブロックは一つ以上のラインからなる。
主メモリ２０もライン形態でデータを格納する。各ライ
ンはその中に１６もしくは３２バイトを有する。１６バ
イトライン、すなわち１２８ビットライン、はデフォル
トラインサイズであり、３２ビットラインすなわち２５
６ビットラインは、システムバス１８が少なくとも６４
データ線を有するシステムで選択的に設定できるサイズ
である。書き込みキャッシュメモリ１６が無いと、ライ
ンの書き込み伴って生じたラインのただ一ビットの変更
でもライン全体の書き込みを主メモリ２０に行わなけれ
ばならない場合がある。書き込みキャッシュメモリ１６
があると、キャッシュメモリへのラインの書き込み後に
生じたライン内の任意の変更は、書き込みキャッシュメ
モリ１６内の対応するラインに対して行われる。

【００１７】書き込みキャッシュメモリ１６内に格納さ
れていないラインへのプロセッサ１２による書き込み
は、ライトミス（write miss）と呼ばれ、これは書き込
みキャッシュメモリ１６に主メモリ２０への「所有権獲
得の書き込みオペレーション（write-for-ownership op
eration）」を行わせる。このオペレーションは主メモ
リ２０内のラインステータス表（Line status table, L
ST）中に書き込みキャッシュメモリ１６を当該ライン所
有者として書き込む。この表ＬＳＴは次いでその所有権
が解除されるまでは書き込みキャッシュメモリ１６がそ
のラインの所有者であることを示す。このような表ＬＳ
Ｔの内容は後述するように多重プロセッサシステムの場
合に一層重要となる。

【００１８】書き込みキャッシュメモリ１６はやがて一
杯になり、次のデータラインオペランドもしくは指令の
書き込みを格納することができなくなる。そのような事
情が起きたとき、書き込みキャッシュメモリ１６は最古
に使用されたデータ（leastrecently used）の置換ルー
チンを使用する。このルーチンでは最古に使用されたラ
インが無効化され、書き込みすべき最近のラインで置換
される。書き込みキャッシュメモリ１６は最古に使用さ
れたデータラインを主メモリ２０に書き戻す。この時点
で書き込みキャッシュメモリ１６がもはや当該データラ
インの現所有者としてはリストされないように表が更新
される。この書き込みキャッシュプロトコルはまた、も
しも別のプロセッサもしくはコントローラ、例えば入出
力バス２２上の入出力バス（図示して無し）、がそのラ
インを主メモリ２０から読み取りしようとすると、主メ
モリ２０への書き込みリクエストを行う。その場合、主
メモリコントローラ（図示して無し）がその表から、書
き込みキャッシュメモリ１６がそのラインを所有するこ
とを決定し、書き込みキャッシュメモリ１６にアクセス
してそのラインを主メモリ２０に書き戻すことを指令す
る。このようにしてコヒーレンシーコピーは別のプロセ
ッサもしくはコントローラが各データラインを必要とす
るときは、必ずそれが与えられる。

【００１９】もしもラインが一度変更されただけで主メ
モリへ書き込まれたなら、書き込みキャッシュメモリ１
６が存在することによる利益は大したことはない。実
際、初期アロケーションの際に所有権獲得書き込みによ
り余計な処理時間が費やされる可能性がある。しかしな
がらもしも最古に使用したデータが置換される前にデー
タラインが２０回更新されるなら、システムバス１８を
通して行われる書き込みオペレーションに費やされる１
９回分の時間が回避できる。これは書き込みキャッシュ
メモリの一つの利点である。

【００２０】ここで図２を参照して本発明の第二実施例
を説明する。図２においてコンピューターシステム４０
は第一レベルキャッシュメモリ４３に接続されたプロセ
ッサ４２を有する。第一レベルキャッシュメモリ４３は
高速並列バス４４により書き込みキャッシュメモリ４６
に接続される。キャッシュメモリ４６はプロセッサ４２
に関しては第二レベルのキャッシュメモリである。キャ
ッシュメモリ４６は図１に示した書き込みキャッシュメ
モリ１６と実質的に同一である。キャッシュメモリ４６
はシステムバス４８に接続される。システムバス４８は
キャッシュメモリ４６への接続と共に主メモリ５０およ
び入出力バス５２にも接続する。

【００２１】もしも第一レベルキャッシュメモリ４３が
ライト-スルー型のキャッシュメモリであると、キャッ
シュメモリ４６はシステムバス４８上の書き込み通行量
を低減する点で非常に効果的である。ライト-スルー（w
rite through）キャッシュメモリの場合、ライト-スル
ーキャッシュメモリに格納されたと同一のラインが主メ
モリまで書き込まれる。キャッシュメモリ４６は、第一
レベルキャッシュメモリ４３からのデータオペランドお
よび指令を阻止して第二キャッシュメモリ４６内に格納
することにより、実質的にシステムバス通行量を低減す
る。

【００２２】キャッシュメモリ４６を作動させるための
プロトコルは図１に関して上に説明した書き込みキャッ
シュメモリ１６のオペレーションプロトコルと実質的に
同一である。

【００２３】図３には多重コンピューターシステム６０
が示されている。多重コンピューターシステム６０はプ
ロセッサバス６４₁-６４_Nに各々接続された対応のプロ
セッサ６２₁-６２_N、およびプロセッサバス６５₁-６５_N
各々に接続された対応のプロセッサ６３₁-６３_Nを有す
る。プロセッサバス６４₁-６４_N、６５₁-６５_Nはそれぞ
れ、前記の書き込みキャッシュメモリ１６、４６と実質
的に各同一な書き込みキャッシュメモリ６６₁-６６_N、
６７₁-６７_Nに接続される。

【００２４】書き込みキャッシュメモリ６６₁-６６_N、
６７₁-６７_Nはそれぞれシステムバス６８、６９に実質
的に並列に接続される。システムバス６８、６９はまた
二重ポート付き主メモリ７０に接続される。主メモリ７
０はＭ個のインターリーブ（interleave）部分７１₁-７
１_Nからなる。Ｍ個のインターリーブ部分７１₁-７１_Mは
メモリアクセスを高速にする。なぜならばシステムバス
６９上のプロセッサ６３₁-６３_Nの別の一つが別のイン
ターリーブ部分にアクセスする間も、例えばシステムバ
ス６８上のプロセッサ６２₁-６２_Nの一つがメモリイン
ターリーブ部分にアクセスできるからである。システム
バス６８、６９に二重ポート付き入出力バス７２が接続
されており、図１、２の入出力バス２２、５２のように
周辺装置にアクセスを与える。

【００２５】システムバス６８、６９は実質的に同一
で、二重ポート付きメモリ７０に関して対称的である。
従って、簡単のため、システムバス６８およびプロセッ
サ６２₁-６２_Nおよびこれらに対応の書き込みキャッシ
ュメモリ６６₁-６６_Nのみを詳細に説明する。しかしそ
の説明は、書き込みキャッシュメモリ６７₁-６７_Nを具
えたシステムバス６９およびプロセッサ６３₁-６３_Nに
対しても当てはまることを了解されたい。

【００２６】プロセッサ６２₁-６２_Nおよびインターリ
ーブ化された主メモリ７０を具えたコンピューターシス
テム６０は、図１および図２に示した単一プロセッサコ
ンピューターシステム１０、４０に較べてデータ処理お
よび格納の能力を増倍したことを理解されたい。しかし
また、システムバス６８は未だ能力を増倍していないこ
とを理解されたい。このようにして、図３に示すように
プロセッサおよびメモリ資産を拡大（scaling up）する
ためには、可能なかぎりシステムバス６８上の通行量を
低減しなければならない。書き込みキャッシュメモリ６
６₁-６６_Nは書き込みの多くを阻止し、データコヒーレ
ンシーの達成のためキャッシュ化したデータオペランド
および指令を主メモリ７０へ書き込む必要が生ずる（例
えばコンピュータープログラムの一部が完了した場合）
までこれらの書き込みをシステムバス６８から遠退けて
おくことにより、システムバスの必要通行量を低減す
る。主メモリ７０への書き込みはプログラムの一部が完
了したとき等のようにそれが必要になるまで待つことに
より、その結果生じたオペランドおよび指令、ライン内
の多重書き込みが結合され、主メモリ７０へは最終的結
果のデータオペランドおよび指令のみが書き込まれる。
これによって、システムバス６８経由の中間的ライン書
き込みが防止される。

【００２７】データオペランドおよび指令は通常、プロ
グラム部分内の指令あるいは最古データのデフォルト置
換のいずれかによって、上述したように各コンピュータ
ープログラム部分の終了時に主メモリ７０に書き込まれ
る。データラインを書き戻す他の例は、別のプロセッサ
またはコントローラから寄せられるデータラインのリク
エストがあった場合であるが、これはシステムバス６８
上の通行量低減のため、可能なかぎり回避すべきであ
る。

【００２８】図４を参照して本発明の別の実施例を説明
する。コンピューターシステム１００は多重プロセッサ
１０２₁-１０２_p、プロセッサ１０３₁-１０３_pを有する
ことが図示されている。プロセッサ１０２₁-１０２_pは
それぞれのプロセッサバス１０４₁-１０４_pによりそれ
ぞれの第一レベルキャッシュメモリ１０６₁-１０６_pに
接続され、プロセッサ１０３₁-１０３_pはそれぞれのプ
ロセッサバス１０５₁-１０５_pによりそれぞれの第一レ
ベルキャッシュメモリ１０７₁-１０７_pに接続される。
各々の第一レベルキャッシュメモリ１０６₁-１０６_pは
図２に示した第一キャッシュメモリ４３と実質的に同じ
である。各々の第一レベルキャッシュメモリ１０６₁-１
０６_p、１０７₁-１０７_pはそれぞれの高速並列バス１０
８₁-１０８_p、１０９₁-１０９_pに接続される。各高速並
列バス１０８₁-１０８_p、１０９₁-１０９_pはそれぞれの
書き込みキャッシュメモリ１１０₁-１１０_p、書き込み
キャッシュメモリ１１１₁-１１１_pに接続される。各書
き込みキャッシュメモリ１１０₁-１１０_pはそれぞれの
高速並列キャッシュバス１１２₁-１１２_pにより高速並
列システムバス１１６に接続される。同様に、各書き込
みキャッシュメモリ１１１₁-１１１_pはそれぞれの高速
並列キャッシュバス１１３₁-１１３_pにより第に高速並
列システムバス１１７に接続される。

【００２９】システムバス１１６および１１７は実質的
に同一であり、二重ポート付きメモリ１２０および二重
ポート付き入出力バス１３０に関して対称的である。そ
れゆえ簡単のため、第一キャッシュメモリ１０６₁-１０
６_pおよび書き込みキャッシュメモリ１１０₁-１１０_pを
具えたシステムバス１１６およびプロセッサ１０２₁-１
０２_pの動作のみを説明する。しかし、その説明はシス
テムバス１１７および第一レベルキャッシュメモリ１０
７₁-１０７_pと書き込みキャッシュメモリ１１１₁-１１
１_pを備えたプロセッサ１０３₁-１０３_pにもあてはまる
ことを理解されたい。

【００３０】主メモリ１２０はＭ通り例えば四通りにイ
ンターリーブ化することができる。そのような場合、主
メモリ１２０はＭ個のインターリーブ化された部分を有
し、その各々の部分１２２₁-１２２_pはそれ自身のメモ
リバス１２４₁-１２４_Mによりシステムバス１１６に接
続される。

【００３１】図４に示す二レベルのキャッシュメモリ構
成を有するコンピューターシステム１００は図２に示し
た単一のコンピューターシステム４０と実質的に同じに
動作するが、ただしこれは多重第一レベルキャッシュメ
モリ１０６₁-１０６_pおよび多重書き込みキャッシュメ
モリ１１０₁-１１０_pならびに主メモリ１２０間のデー
タオペランドおよび指令のコヒーレンシーを維持する追
加的機能をもたなければならない。

【００３２】もしも第一レベルキャッシュメモリ１０６
₁-１０６_pが前述したライト-スルー型のものであり、か
つそれらのバス１０４₁-１０４_pと共にそれぞれのプロ
セッサ１０２₁-１０２_p中に集積化されていれば、その
ときの図４の上半分は図５に示すようになる。

【００３３】ここで図５を参照して本発明の特定の一実
施例を説明する。二重バスコンピューターシステム１０
０の半分は多重プロセッサ１０２₁-１０２_pを有する。
これらのプロセッサ１０２₁-１０２_pはカルフォルニア
州サンタクララ市のインテルコーポレーションにより製
造されているマイクロプロセッサ-型式８０４８６であ
る。各プロセッサ１０２₁-１０２_pはその第一レベルキ
ャッシュメモリとしてオン-チップライト-スルーキャッ
シュメモリ１０６₁-１０６_pを有する。

【００３４】オン-チップ第一レベルキャッシュメモリ
１０６₁-１０６_p付き各プロセッサ１０２₁-１０２_pは、
それぞれの高速並列バス１０８₁-１０８_pを介してそれ
ぞれの書き込みキャッシュメモリ１１０₁-１１０_pに接
続する。各書き込みキャッシュメモリ１１０₁-１１０_p
は、下に詳細に説明するように第二レベル書き込みメモ
リとして一体に動作する一組の個別の集積回路からな
る。

【００３５】書き込みキャッシュメモリ１１０₁-１１０
_pは高速並列バス１１２₁-１１２_pにより高速システムバ
ス１１６に接続される。このシステムバス１１６はま
た、一群のＭメモリバス１２４₁-１２４_Mを介して主メ
モリ１２０にも接続する。主メモリ１２０はＭ通りにイ
ンターリーブ化されており、メモリバス１２４₁-１２４
_Mの各々はインターリーブ化された主メモリ１２０のそ
れぞれの部分に接続される。さらに、システムバス１１
６は、インターナショナルビジネスマシーン社製のマイ
クロチャンネルアーキテクチャバスまたは拡張工業標準
アーキテクチャバスのような、少なくとも一つの入出力
バス入出力バス１３０にも接続される。

【００３６】好ましくは書き込みキャッシュメモリ１１
０₁-１１０_pは１ｋバイトで、１２８ビットもしくは２
５６ビットの選択可能なラインサイズを有する２ウェイ
-関連キャッシュメモリ群である。ラインサイズの選択
に応じて各書き込みキャッシュメモリ１１０₁-１１０_p
一ライン当たり１２８ビットの６４ライン、あるいは一
ライン当たり２５６ビットの３２ラインのいずれかを格
納する。このラインサイズはシステムバス１１６の制御
ラインの論理状態に従って選択される。このラインサイ
ズは、もしコンピューターシステム１００内のいずれか
のデバイスが２５６ビットラインサイズを利用するな
ら、コンピューターシステム全体について２５６ビット
ラインサイズが選択される、との規則にしたがって選択
される。そうでないときは、コンピューターシステム１
００についてライン当たり１２８ビットのデフォルトラ
インサイズが選択される。格納領域がすべて使用されて
いるキャッシュメモリ１１０₁-１１０_pの一つにライト
ミスが生じた後、いずれのラインがキャストアウトされ
るべきか、すなわち主メモリ１２０内にに書き込み、格
納されるべきか、を決定するため、最古使用データ置換
アルゴリズム（leastrecently used replacement algor
ithm）が使用される。

【００３７】前述したように書き込みキャッシュメモリ
１１０₁-１１０_pは三つの特定用途集積回路（applicati
on specific integrated circuits, ASICs）を含むこと
ができる。これらの特定用途集積回路には、書き込みキ
ャッシュデータ（write cache data , WCD）ＡＳＩＣ２
１０₁-２１０_p、および２１１₁-２１１_p、書き込みキャ
ッシュバスインターフェース制御（wtrite cache bus i
nterface control,WCBIC）ＡＳＩＣ２１２₁-２１２_pで
ある。ＷＣＤ ＡＳＩＣ２１０₁-２１０_pはＷＣＤ Ａ
ＳＩＣ２１１₁-２１１_pと同一であり、各書き込みキャ
ッシュメモリ１１０₁-１１０_pは一対のＷＣＤ ＡＳＩ
Ｃ２１０₁-２１０_pを有する。ＷＣＢＩＣ ＡＳＩＣ２
１２₁-２１２_pはそれぞれのプロセッサ１０２₁-１０２_p
に対するバスインターフェースとして動作すると共に、
いずれのプロセッサメモリアクセスがヒットであり、ミ
スであるかを決定するために使用されるそれぞれの書き
込みキャッシュメモリ１１０₁-１１０_pのキャッシュタ
グを格納する。各書き込みキャッシュメモリ１１０₁-１
１０_pは、高速プロセッサバス１０８₁-１０８_pのスタブ
長（切り取り長さ、stub lengths）および送信遅延を低
減するため、一対のＷＣＤ ＡＳＩＣ２１０₁-２１０_p
および２１１₁-２１１_pを使用する。この構成で、各プ
ロセッサバス１０８₁-１０８_p上の各３２ビットプロセ
ッサデータワードは二つの１６ビットデータ片に分割さ
れる。その結果得られる１６ビットデータ片はバス２０
５₁-２０５_pを介してそれぞれのＷＣＤ ＡＳＩＣ２１
０₁-２１０_pに送信されると共に、バス２０６₁-２０６_p
を介してそれぞれのＷＣＤ ＡＳＩＣ２１１₁-２１１_p
に送信される。

【００３８】図５に示すコンピューターシステムについ
ては、３２ビットワードの第一１６ビットデータ片を形
成するためにバイト０、１が対にされ、第二１６ビット
データ片を形成するためにバイト２、３が対にされる。
当業者ならデータは、バイトイネーブル信号およびデー
タパリティ信号が適法にマッチしているかぎり、任意の
順序の対にできることを了解できよう。このようにして
各書き込みキャッシュメモリ１１０₁-１１０_p内に格納
される書き込みデータは、実際にはＷＣＤ ＡＳＩＣ対
２１０₁-２１０_pおよび２１１₁-２１１_p内にバイト対と
して格納され、キャッシュタグはそれぞれのＷＣＢＩＣ
２１２₁-２１２_p内に格納される。

【００３９】

【好ましい実施例のオペレーション】各書き込みキャッ
シュメモリ１１０₁-１１０_pは、それぞれのプロセッサ
１０２₁-１０２_pからの書き込みのみを格納する１ｋバ
イトのイン-ラインキャッシュメモリである。プロセッ
サ１０２₁-１０２_pの一つによるメモリへの読み取りア
クセスは、それぞれの書き込みキャッシュメモリ１１０
₁-１１０_pを読み「回り」する。読み回りとは、もしも
キャッシュヒットまたはミスがあると、主メモリ１２０
へ至る接続路に沿って読み取りアクセスが回送され、直
接にデータラインオペランドまたは指令をキャッシュメ
モリから読み取ることを言う。プロセッサ１０２₁-１０
２_pにより読み取られたラインが現にそれぞれの書き込
みキャッシュメモリ１１０₁-１１０_p内に格納されてい
る場合、すなわちキャッシュヒットである場合は、主メ
モリ１２０から返されるデータラインオペランドまたは
指令はそれがプロセッサ１０２₁-１０２_pへ送られる前
にそのラインのために用意された書き込みキャッシュメ
モリ内の修正済みデータと統合される。

【００４０】いずれのプロセッサ１０２₁-１０２_pから
でてくるデータもそれぞれのＷＣＤＡＳＩＣ２１０₁-２
１０_p、２１１₁-２１１_pの対とそれぞれのＷＣＢＩＣ
ＡＳＩＣ２１２₁-２１２_pとに送られる。各ＷＣＢＩＣ
ＡＳＩＣ２１２₁-２１２_pは、当該データの目的地、
例えば主メモリ１２０、を決定するためにデータアドレ
スを復号する。そのデータの目的地およびその内部格納
済みキャッシュタグに従って、各ＷＣＢＩＣは、格納、
統合、あるいはデータ送信路設定のため、それぞれのＷ
ＣＤ ＡＳＩＣ２１０₁-２１０_p、２１１₁-２１１_pをど
のように制御すべきかを決定する。

【００４１】これらのＷＣＤ ＡＳＩＣは四つの主要機
能分野を含む。これらの四つの機能分野は、プロセッサ
インターフェース、キャッシュ格納、キャストアウト-
アンド-ライトバック制御、および読み取り路制御であ
る。

【００４２】このＷＣＤのプロセッサインターフェース
は到来する書き込みデータを受信し、その関連のＷＣＢ
ＩＣがデータの目的地を決定するまで、このデータを待
機させる。これには二つのレベルのデータポスティング
（data posting、データ保持）が含まれる。第一レベル
のポスティングはそのプロセッサバス１０４₁-１０４ _p
からのデータを直接にラッチ留めする。第二レベルポス
ティングは、データがそのＷＣＤ ＡＳＩＣ２１０₁-２
１０_pの一つに格納されるか、あるいはシステムバス１
１６に書き込まれるかするまで、そのデータを保持す
る。第三、第四、および第五最下位プロセッサアドレス
ライン４、３、２もまたそれぞれのデータバイト共にク
ロックされる。これらのアドレスラインはやがてデータ
がキャッシュ化されるとしても当該キャッシュ格納装置
内にそのデータ用メモリ格納位置を選択するため、使用
される。

【００４３】このキャッシュ格納装置は各ラインのデー
タビットが格納される実際の格納セルを含む。高速オペ
レーションを得るため、これらはスタティックＲＡＭセ
ルである。各ＷＣＤ ＡＳＩＣ２１０₁-２１０_p、２１
１₁-２１１_pは、（パリティおよびバイトイネーブルを
除いて）５１２バイトのスタティックＲＡＭ格納空間を
有する。この空間はラインサイズに応じて、もしも１２
８ビットラインサイズが使用されるなら６４ラインキャ
ッシュメモリとして構成でき、あるいは２５６ビットラ
インサイズが使用されるなら３２ラインキャッシュメモ
リとして構成できる。いずれの構成でもキャッシュ格納
装置内の各ラインはライン内のデータビット、そのライ
ン内の各バイトに対するパリティビット、およびそのラ
イン内の各バイトに対するイネーブルビットを含む。主
メモリアドレスへの書き込みのみがキャッシュ格納装置
内に格納され、入出力バスアドレスまたは類似のアドレ
スはいずれのキャッシュ格納装置内にも格納されない。

【００４４】キャッシュ格納装置内に実際にデータを書
き込みするため、二つの制御機能が含まれる。その第一
は、なされるべき書き込みサイクルがあるかいなかを決
定するため、ＷＣＢＩＣからの信号を使用する。これは
二つの異なる形態の書き込みサイクル、すなわち書き込
みアロケートおよび書き込みヒット、を行う。書き込み
アロケートでは、新規のラインがキャッシュ中に格納さ
れる。主メモリ１２０内の表ＬＳＴにおけるラインの所
有権を獲得するためには各書き込みアロケート毎にシス
テムバスサイクルが起きなければならない。このサイク
ルが完了すると直ちに、特定のラインに対するローカル
キャッシュコピーと主メモリ１２０のデータと同じにな
る。書き込みヒットはローカル書き込みキャッシュメモ
リ１１０₁-１１０_pがそのラインの所有権を有するの
で、直ちに処理される。ヒットとは、当該キャッシュメ
モリ内に既に所有されているラインへの書き込みであ
る。書き込みは一バイトの小さなものから現キャッシュ
ラインサイズの大きさのものまで何でもよい。

【００４５】各個別スタティックＲＡＭセル（図示して
無し）に第二の独特な制御機能がある。この制御機能
は、バイトイネーブル信号および前述した最下位アドレ
スラインを見るのであるが、これはキャッシュ格納装置
内のどこに書き込みが行われるべきか、いずれのダブル
ワード、いずれのバイトを書き込むか、等を決定するた
めである。

【００４６】キャストアウトまたは書き戻し機能はシス
テムバス１１６へのデータ書き込みのためにキャストア
ウトまたは書き戻しのいずれの場合にも使用される。キ
ャストアウト／書き戻し機能はそのキャッシュ格納装置
からデータを取得し、システムバス１１６上へ出される
このデータのバーストシーケンスを制御する。

【００４７】典型的書き込みアロケートおよび書き戻し
オペレーションでは、書き込みキャッシュメモリ１１０
₁-１１０_p中に書き込まれるデータラインが、現在そこ
に格納されているデータラインに置き換わる。そのよう
な置換のため、現キャッシュデータラインは書き戻しバ
ッファに転送され、その後、到来データラインが書き込
みキャッシュメモリ１１０₁-１１０_p内の空き空間にア
ロケートされる。次いで書き込みキャッシュメモリがそ
のデータラインをその書き戻しバッファから主メモリ１
２０へ書き込みを行う。主メモリ１２０では対応のライ
ンロケーションおよび表ＬＳＴの対応エントリーが更新
される。この書き戻しの後はこのラインは所有されな
い。

【００４８】名称が示唆するように、キャストアウト／
書き戻し機能はまた、キャストアウトを扱うのにも使用
される。多重プロセッサコンピューターシステムにおい
てはキャッシュコヒーレンシーが保証されなければなら
ない。すべてのキャッシュメモリに対する表ＬＳＴが主
メモリ１２０に維持されており、複数ののキャッシュ間
のデータコヒーレンシーを保持するため、すべての書き
込みキャッシュ１１０₁-１１０_pは主メモリ１２０から
主メモリ１２０へデータラインをキャストアウトするた
めの指令を受けることができる。このようにする理由
は、別のプロセッサ１０２₁-１０２_pがそのキャッシュ
メモリにより現在所有されているラインを読み取りたが
るからである。１１０₁-１１０_pの一つに保持されてい
るデータラインをキャストアウトすべきことを指令され
ると、そのＷＣＢＩＣ２１２₁-２１２_pはそのデータラ
インの正しいアドレスとそれに続く制御信号を送る。こ
の制御信号は、ＷＣＤ ＡＳＩＣ２１０₁-２１０_pの各
対に、キャストアウトのためにアロケートされたバッフ
ァ中に指定のデータラインを書き込むことを指令する。
そのデータラインは次いでこのバッファからシステムバ
ス１１６へ書き戻しされる。

【００４９】書き込みキャッシュメモリ１１０₁-１１０
_pへのすべてのキャストアウト命令はキャストアウト-無
効化信号である。なぜならばキャッシュコヒーレンシー
プロトコルはキャストアウト-共有サイクルを与えない
からである。書き込みキャッシュメモリ１１０₁-１１０
_pはデータの所有権を共有しないので、キャストアウト-
共有サイクルは無いのである。

【００５０】読み取り経路機能は、各プロセッサ１０２
₁-１０２_pから来る主メモリ読み取りアクセスが常に主
メモリ１２０へ行くことを保証する。主メモリ１２０か
ら読み取りデータが戻ることを待つ間、ＷＣＢＩＣはそ
の読み取りが、各書き込みキャッシュメモリ１１０₁-１
１０_p内に格納されているいずれかのデータラインに対
するヒットであるか否かを決定する。もしも読み取りが
ミスであると、主メモリ１２０から送信されたデータは
単にそれぞれの書き込みキャッシュメモリ１１０₁-１１
０_pを経由して直接にそのプロセッサ１０２₁-１０２_pに
回送される。もしもその読み取りがヒットであると、書
き込みキャッシュメモリ１１０₁-１１０_p内に格納され
ている「汚れた」データ、すなわち修正を受けたデー
タ、は主メモリ１２０から転送し戻されたデータライン
と統合される。統合されたデータラインはそれぞれのプ
ロセッサ１０２₁-１０２_pまで送られる。

【００５１】書き込みキャッシュメモリ１１０₁-１１０
_pの各々は、それぞれのバス１１２₁-１１２_pによりシス
テムバス１１６に並列に接続される。システムバス１１
６、主メモリ１２０、および入出力バス１３０に関して
コンピューターシステム１００の他の残りの部分はプロ
セッサ１０２₁-１０２_pと相互作用してオペランドおよ
び指令を処理し、有用な結果を与えるが、それらのオペ
レーションは本発明の範囲でない。

【００５２】

【効果】以上、関連のプロセッサから書き込みのために
アクセスされるデータに対してのみキャッシュ格納を与
えるキャッシュメモリのオペレーションを与える新規な
書き込みキャッシュメモリ装置および新規な方法を開示
した。すなわち本発明はプロセッサからの書き込みを局
所的に格納し、データコヒーレン達成上必要なときの
み、主メモリにこのデータを書き戻す書き込みキャッシ
ュ構成を与えるものである。また本発明は局所的に書き
込みを格納し、格納された書き込みデータを主メモリと
コヒーレントに保持すべく書き込みキャッシュを作動さ
せる方法を与える。

【００５３】本発明は任意の型式のプロセッサに使用で
きるが、オン-チップライト-スルーキャッシュメモリを
有するプロセッサに使用するとき非常に利点がある。本
発明は特に好ましい実施例について例示し、説明したが
本発明の範囲内でいろいろの型式、詳細および用途に変
更できることを了解されたい。例えばいろいろの数のプ
ロセッサを二重システムバスの一つの上に置くこともで
きるし、他のシステムバス上に置くこともできる。

【図面の簡単な説明】

【図１】本発明の一実施例で、書き込みキャッシュおよ
びシステムバスに接続された単一プロセッサ付きコンピ
ューターシステムのブロック線図である。

【図２】本発明のもう一つの実施例で、第一レベルのキ
ャッシュメモリ、書き込みキャッシュおよびシステムバ
スに接続された単一プロセッサ付きコンピューターシス
テムのブロック線図である。

【図３】システムバスに接続された複数の書き込みキャ
ッシュメモリに接続される多重プロセッサ付きコンピュ
ーターシステムのブロック線図で、これは図１に示す実
施例を多重化したものである。

【図４】システムバスに接続された、多重ライト-スル
ーキャッシュメモリと多重書き込みキャッシュメモリに
接続された多重プロセッサとを具えたコンピューターシ
ステムのブロック線図で、図２に示す実施例のプロセッ
サを多重化したものである。

【図５】図４に示す多重プロセッサコンピューターシス
テムの一態様の部分的ブロック線図で、各プロセッサが
その集積回路チップの一部として第一レベルキャッシュ
を有する場合である。

【符号の説明】

１０ コンピューターシステム １２ プロセッサ １４ プロセッサバス １６ 書き込みキャッシュ １８ システムバス ２０ 主メモリ ２２ 入出力バス ４０ コンピューターシステム ４８ システムバス ６０ 多重コンピューターシステム ６８、６９ システムバス ７０ 二重ポート付きメモリ １００ コンピューターシステム １１６、１１７ システムバス １２０ 二重ポート付きメモリ

フロントページの続き (72)発明者 リー ダブリュー．フーヴェル アメリカ合衆国 45419 オハイオ、デイ トン、ハーマン アヴェニュー 718 (72)発明者 ランドルフ ジー．ヤング アメリカ合衆国 29681 サウス カロラ イナ、シンプソンヴィル、ネヴィン コー ト ６

Claims (2)

【特許請求の範囲】
1. 【請求項１】プロセッサバスによりプロセッサに接続さ
   れたキャッシュメモリ装置であって、 該プロセッサによる主メモリラインアドレスの読み取り
   値を該キャッシュメモリ装置内に格納されているセット
   アドレスおよびキャッシュタグと比較して該キャッシュ
   メモリ装置内に格納されているデータラインが主メモリ
   内に格納されている対応のデータラインよりも近時のコ
   ピーバイトを有するか否かを決定する手段と、 該近時コピーバイトデータを、該主メモリラインアドレ
   スの該読み取りに応答して主メモリから返されたデータ
   ライン中に統合すると共に該統合したデータラインを該
   プロセッサに送る手段と、 該プロセッサにより任意の主メモリラインアドレスに書
   き込まれるべきデータラインを阻止してその代わりに該
   データラインを該キャッシュメモリ装置内に格納する手
   段とを含むことを特徴とするキャッシュメモリ装置。
2. 【請求項２】プロセッサと書き込みキャッシュコントロ
   ーラおよびキャッシュメモリアレーを有する書き込みキ
   ャッシュとの間のデータ転送を行う方法であって、 該プロセッサにより主メモリからデータラインを読み取
   るステップと、 該プロセッサにより読み取られた各データラインのアド
   レスを該キャッシュメモリアレー内に格納されているデ
   ータラインのアドレスと比較するステップと、 もしも該プロセッサにより読み取られたデータラインの
   アドレスが該キャッシュメモリアレーに格納されている
   ラインのアドレスに対応するなら、該書き込みキャッシ
   ュコントローラが、読み取ったデータライン内の各修正
   済みのバイトを同定し、該データラインが該プロセッサ
   へ返される際にその主メモリから読み取られたデータラ
   インと該修正済み各バイトを統合するステップと、 もしも該プロセッサにより読み取られたデータラインの
   アドレスが該キャッシュメモリアレーに格納されている
   いかなるラインのアドレスにも対応しないならデータ統
   合は行わず、該キャッシュはキャッシュヒットがなくて
   も、主メモリからデータラインが返される際にそのデー
   タラインを該キャッシュ中に格納するためのラインアロ
   ケートをさせないステップとを含むことを特徴とするデ
   ータ転送方法。