JPS6224347A - バス制御装置 - Google Patents
バス制御装置Info
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- JPS6224347A JPS6224347A JP60161778A JP16177885A JPS6224347A JP S6224347 A JPS6224347 A JP S6224347A JP 60161778 A JP60161778 A JP 60161778A JP 16177885 A JP16177885 A JP 16177885A JP S6224347 A JPS6224347 A JP S6224347A
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- circuit
- internal bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロコンピュータ（以下ＣＰＵと略す）と
メモリ・入出力装置（以下Ｉ１０と略す）などを接続す
るバス（以下ＢＵＳと略す）（アドレスＢＵＳやデータ
Ｂｕｓ、データ要求信号など）を制御するＢｕｓ制御装
置に関するものである。
メモリ・入出力装置（以下Ｉ１０と略す）などを接続す
るバス（以下ＢＵＳと略す）（アドレスＢＵＳやデータ
Ｂｕｓ、データ要求信号など）を制御するＢｕｓ制御装
置に関するものである。
（従来の技術）
従来のＢＵＳ制御装置としては例えば特願昭５９−１３
１３９７号に示されている。
１３９７号に示されている。
第３図は一般的なシステム構成図を示すものであり、１
はシステムＢｕｓ（以下外部ＢｕＳと略す）、２は外部
ＢＵＳ ｌに接続される第１のＢυＳマスタ（以下ＣＰ
ｕボードと略す）、３は外部ＢＵＳに接続される第２の
ＢｕＳマスタ（以下他マスタと略す）、４は外部Ｂｕｓ
１に接続される外部メモリでＣＰＵボード２からも他
マスタ３からもアクセスされる。５はｃｐｕ 。
はシステムＢｕｓ（以下外部ＢｕＳと略す）、２は外部
ＢＵＳ ｌに接続される第１のＢυＳマスタ（以下ＣＰ
ｕボードと略す）、３は外部ＢＵＳに接続される第２の
ＢｕＳマスタ（以下他マスタと略す）、４は外部Ｂｕｓ
１に接続される外部メモリでＣＰＵボード２からも他
マスタ３からもアクセスされる。５はｃｐｕ 。
６はＣＰＵ ５が占有して使用する内部Ｂｕｓで外部Ｂ
ｕｓ１とは独立したタイミングで動作する。７は内部Ｂ
ＵＳ６に接続される内部メモリ、８は内部Ｉ１０である
。９はＣＰＵ５が内部Ｂｕｓ ６に接続される内部メモ
リ７や内部Ｉ１０８以外をアクセスするどき、外部Ｂｕ
ｓ １との同期をとるＢυＳ制御回路である。また内部
メモリ７はＣＰＩＪ ５の専用としてだけでなく外部Ｂ
ｕｓ １に接続される他マスタ３などからもアクセス可
能で、 Ｂｕｓ制御回路９は他マスタ３が内部メモリ７
をアクセスする際に外部Ｂｕｓ １と内部ＢＵＳ６との
同期をとる。
ｕｓ１とは独立したタイミングで動作する。７は内部Ｂ
ＵＳ６に接続される内部メモリ、８は内部Ｉ１０である
。９はＣＰＵ５が内部Ｂｕｓ ６に接続される内部メモ
リ７や内部Ｉ１０８以外をアクセスするどき、外部Ｂｕ
ｓ １との同期をとるＢυＳ制御回路である。また内部
メモリ７はＣＰＩＪ ５の専用としてだけでなく外部Ｂ
ｕｓ １に接続される他マスタ３などからもアクセス可
能で、 Ｂｕｓ制御回路９は他マスタ３が内部メモリ７
をアクセスする際に外部Ｂｕｓ １と内部ＢＵＳ６との
同期をとる。
第４図は従来のＢｕＳ制御装−の構成図を示すものであ
り、１１はＣＰＵ、１３は内部Ｂｕｓ ６に出力されて
いるアドレスが内部Ｂｕｓ ６に接続される内部メモリ
７を指定するものか内部工１０８を指定するものかを検
出する内部ＢυＳアドレスデコーダ、１４は内部Ｂｕｓ
６上のアドレスが内部Ｂｕｓ ６に接続されるもので
ないことを検出するゲート回路で外部ＢＵＳリクエスト
信号ＭＢＲＱを出力する。１５はＭＢＲＱが出力される
と外部Ｂｕｓ １のアクセスタイミングに合せて一連の
外部ＢｕＳ制御信号を発生する外部ＢＵＳタイミング制
御回路、１６は外部Ｂｕｓ １から内部Ｂｕｓ ６に接
続される内部メモリ７がアクセスされた＝とを検出する
内部ＢｕＳリクエスト検出回路で内部ＢＵＳリクエスト
信号ＩＮＢＲＱを出力する。１７はＩＮＢＲＱが出力さ
れると内部Ｂｕｓ ６のアクセスタイミングに合せて一
連の内部ＢＵＳ制御信号を発生する内部ＢｕＳタイミン
グ制御回路で内部ＢυＳ占有許可信号ＢＳＡＶ Ｏが出
力されている期間のみ動作し、内部ＢＬＩＳアクセス終
了時にはアクセス終了信号ｋを出力する。１８はＣＰＵ
１１が外部Ｂｕｓ １をアクセスするタイミングと他
マスタが内部Ｂｕｓ ６をアクセスするタイミングが同
時に発生（デッドロック）したことを検出するデッドロ
ック検出回路でデッドロック検出信号ｇを出力する。１
９は内部ＢＵＳ ６の占有権を調停するＢｕＳアービタ
、２０はデッドロック検出信号ｇが出力されるとＣＰＵ
ＩＩから出力されているアドレス・データ信号、データ
要求信号中ＤＴＳＤ、データ応答信号中ＤＴＡにを一旦
無効にするＣＰＵ入出力有効信号畦ＮＡ Ｏｌ・ＥＮＡ
１を出力するデッドロック解除回路でＢＵＳアービタ
１９に内部ＢｕＳ占有権切換え信号中ＡＶＣＨＧを出力
する。２１はＣＰＵＩＩの入出力するアドレス・データ
信号、＊ＤＴＡＫ、＊ＤＴＳＤをＣＰＵ入出力有効信号
吐ＮＡ Ｏ。
り、１１はＣＰＵ、１３は内部Ｂｕｓ ６に出力されて
いるアドレスが内部Ｂｕｓ ６に接続される内部メモリ
７を指定するものか内部工１０８を指定するものかを検
出する内部ＢυＳアドレスデコーダ、１４は内部Ｂｕｓ
６上のアドレスが内部Ｂｕｓ ６に接続されるもので
ないことを検出するゲート回路で外部ＢＵＳリクエスト
信号ＭＢＲＱを出力する。１５はＭＢＲＱが出力される
と外部Ｂｕｓ １のアクセスタイミングに合せて一連の
外部ＢｕＳ制御信号を発生する外部ＢＵＳタイミング制
御回路、１６は外部Ｂｕｓ １から内部Ｂｕｓ ６に接
続される内部メモリ７がアクセスされた＝とを検出する
内部ＢｕＳリクエスト検出回路で内部ＢＵＳリクエスト
信号ＩＮＢＲＱを出力する。１７はＩＮＢＲＱが出力さ
れると内部Ｂｕｓ ６のアクセスタイミングに合せて一
連の内部ＢＵＳ制御信号を発生する内部ＢｕＳタイミン
グ制御回路で内部ＢυＳ占有許可信号ＢＳＡＶ Ｏが出
力されている期間のみ動作し、内部ＢＬＩＳアクセス終
了時にはアクセス終了信号ｋを出力する。１８はＣＰＵ
１１が外部Ｂｕｓ １をアクセスするタイミングと他
マスタが内部Ｂｕｓ ６をアクセスするタイミングが同
時に発生（デッドロック）したことを検出するデッドロ
ック検出回路でデッドロック検出信号ｇを出力する。１
９は内部ＢＵＳ ６の占有権を調停するＢｕＳアービタ
、２０はデッドロック検出信号ｇが出力されるとＣＰＵ
ＩＩから出力されているアドレス・データ信号、データ
要求信号中ＤＴＳＤ、データ応答信号中ＤＴＡにを一旦
無効にするＣＰＵ入出力有効信号畦ＮＡ Ｏｌ・ＥＮＡ
１を出力するデッドロック解除回路でＢＵＳアービタ
１９に内部ＢｕＳ占有権切換え信号中ＡＶＣＨＧを出力
する。２１はＣＰＵＩＩの入出力するアドレス・データ
信号、＊ＤＴＡＫ、＊ＤＴＳＤをＣＰＵ入出力有効信号
吐ＮＡ Ｏ。
・ＥＮＡ １の出力される期間有効にするバッファであ
る。
る。
第５図はデッドロック解除回路２０の構成を示す図であ
る。２２はデッドロック状態保持回路で外部Ｂｕｓ １
に接続される他マスタ３からの内部ＢＵＳアクセスが終
了するとリセットされる。２３はＣＰＵＩＩが入出力す
る内部ＢｕＳ制御信号を無効にし、そして外部Ｂｕｓ
１に接続される他マスタ３からの内部ＢＵＳアクセスが
終了すると今度はＣＰＵＩＩが入出力する内部ＢｕＳ制
御信号を有効にするためのタイミングを発生するシフト
レジスタ、２４は申ＤＴＳＤ、拳ＤＴＡＫの有効時間を
ゲートする信号＊ＥＮＡ Ｏを出力するゲート回路、２
５は内部ＢＵＳ占有権切換え信号ＩＡＶＣＨＧを発生す
るゲート回路である。
る。２２はデッドロック状態保持回路で外部Ｂｕｓ １
に接続される他マスタ３からの内部ＢＵＳアクセスが終
了するとリセットされる。２３はＣＰＵＩＩが入出力す
る内部ＢｕＳ制御信号を無効にし、そして外部Ｂｕｓ
１に接続される他マスタ３からの内部ＢＵＳアクセスが
終了すると今度はＣＰＵＩＩが入出力する内部ＢｕＳ制
御信号を有効にするためのタイミングを発生するシフト
レジスタ、２４は申ＤＴＳＤ、拳ＤＴＡＫの有効時間を
ゲートする信号＊ＥＮＡ Ｏを出力するゲート回路、２
５は内部ＢＵＳ占有権切換え信号ＩＡＶＣＨＧを発生す
るゲート回路である。
第６図はＢＵＳアービタ１９の構成図を示したものであ
る。３０はＢＵＳの調停タイミングを調停するゲート、
３１は何らかのアクセス、が終了したことを検出するゲ
ート回路、３２は内部Ｂｕｓ ６の占有権を決定するフ
リップフロップで内部ＢＵＳリクエスト信号ＩＮＢＲＱ
が出力されていないときは常にＣＰＵ １１が内部ＢＵ
Ｓ占有権を得る様に構成されている。
る。３０はＢＵＳの調停タイミングを調停するゲート、
３１は何らかのアクセス、が終了したことを検出するゲ
ート回路、３２は内部Ｂｕｓ ６の占有権を決定するフ
リップフロップで内部ＢＵＳリクエスト信号ＩＮＢＲＱ
が出力されていないときは常にＣＰＵ １１が内部ＢＵ
Ｓ占有権を得る様に構成されている。
第７図は従来の内部ＢＵＳリクエスト検出回路１６の構
成図を示すものである。４０は外部Ｂｕｓ １から見え
る内部メモリ７の配置されるアドレスを決定する内部メ
モリアドレス設定回路、４１は外部ＢＩＪＳｌ上のアド
レスと前記内部メモリアドレス設定回路の内容を比較す
るアドレス比較回路でアドレスが一致すればアドレス一
致信号ｍを出力する。４２はアドレス一致信号ｍが出力
されかつ外部ＢＵＳ制御信号（コマンド信号）が出力さ
れるとき内部ＢＵＳリクエスト信号ＩＮＢＲＱ ｃを出
力するゲート回路である。
成図を示すものである。４０は外部Ｂｕｓ １から見え
る内部メモリ７の配置されるアドレスを決定する内部メ
モリアドレス設定回路、４１は外部ＢＩＪＳｌ上のアド
レスと前記内部メモリアドレス設定回路の内容を比較す
るアドレス比較回路でアドレスが一致すればアドレス一
致信号ｍを出力する。４２はアドレス一致信号ｍが出力
されかつ外部ＢＵＳ制御信号（コマンド信号）が出力さ
れるとき内部ＢＵＳリクエスト信号ＩＮＢＲＱ ｃを出
力するゲート回路である。
以上のように構成された従来のＢＬＩＳ制御装置につい
て以下その動作を説明する。
て以下その動作を説明する。
第８図に従来のＢＵＳ制御装置の正常なアクセス時の波
形図を示す。ＣＰＵＩＩが外部Ｂｕｓ １に接続される
外部メモリ４などをアクセスするとき、（第８＠ＣＰＵ
出力アドレスＡ）内部ＢＵＳアドレスデコーダ１３は内
部ＢＵＳ６上のアドレスが外部Ｂｕｓ ｌ上をアク′セ
スすることを検出し、ゲート回路１４は外部ＢＵＳリク
エスト信号ＭＢＲＱを出力する。はぼ同タイミングに他
マスタ３が外部Ｂｕｓ １の占有権を得ており、内部メ
モリ７をアクセスしようとしているとすると、内部ＢＵ
Ｓリクエスト検出回路１６では外部Ｂｕｓ ｌ上のアド
レスと内部メモリアドレス設定回路４０のアドレスが一
致し、アドレス比較回路４１からアドレス一致信号ｍが
出力されゲート回路４２は外部ＢＵＳ制御信号（コマン
ド信号）が出力されると内部ＢＵＳリクエスト信号ＩＮ
ＢＲＱを出力する。
形図を示す。ＣＰＵＩＩが外部Ｂｕｓ １に接続される
外部メモリ４などをアクセスするとき、（第８＠ＣＰＵ
出力アドレスＡ）内部ＢＵＳアドレスデコーダ１３は内
部ＢＵＳ６上のアドレスが外部Ｂｕｓ ｌ上をアク′セ
スすることを検出し、ゲート回路１４は外部ＢＵＳリク
エスト信号ＭＢＲＱを出力する。はぼ同タイミングに他
マスタ３が外部Ｂｕｓ １の占有権を得ており、内部メ
モリ７をアクセスしようとしているとすると、内部ＢＵ
Ｓリクエスト検出回路１６では外部Ｂｕｓ ｌ上のアド
レスと内部メモリアドレス設定回路４０のアドレスが一
致し、アドレス比較回路４１からアドレス一致信号ｍが
出力されゲート回路４２は外部ＢＵＳ制御信号（コマン
ド信号）が出力されると内部ＢＵＳリクエスト信号ＩＮ
ＢＲＱを出力する。
外部ＢＵＳリクエスト信号ＭＢＲＱと内部ＢＵＳリクエ
スト信号ＩＮＢＲＱの双方が出力されるとデッドロック
検出回路１８はデッドロック検出信号ｇを出力し。
スト信号ＩＮＢＲＱの双方が出力されるとデッドロック
検出回路１８はデッドロック検出信号ｇを出力し。
デッドロック解除回路２０のフリップフロップ２２がセ
ットされ、シフトレジスタ２３がタイミング発生を開始
する。まずｃｐｕｉｔが入出力する１１ＤＴＳＤ、＊Ｄ
ＴＡにが入出力有効信号＊ＥＮＡ Ｏにより無効にされ
（第８図のＡ点）、次にアドレスＢＵＳ、デコーダＢＬ
ＩＳが入出力有効信号畦ＮＡ １により無効にされ（第
８図のＢ点）、ｃｐυ１１の入出力するＢＵＳ制御信号
は一旦内部Ｂｕｓ ６から切り離される。次にデッドロ
ック解除回路２０が内部ＢＵＳ占有権切換え信号ＩＡＶ
Ｃ）ＩＧを出力するとＢＵＳアービタ１９は内部ＢＵＳ
占有許可信号ＢＳＡＶ Ｏを出力し、内部ＢＵＳ６の占
有権を他マスタ３に渡す。内部ＢＬＩＳタイミング制御
回路１７は一連の内部ＢＵＳ制御信号を発生し、アクセ
スを終了するとアクセス終了信号ｋを出力する。アクセ
ス終了信号ｋにより、フリッププロップ２２はリセット
されシフトレジスタ２３はＣＰＵＩＩの入出力している
Ｂｕｓ制御信号を内部Ｂｕｓ ６に復活する。（第８図
のＣ，Ｄ点） 以上のように内部Ｂｕｓ ６のＢＵＳ制御を行なってい
た。
ットされ、シフトレジスタ２３がタイミング発生を開始
する。まずｃｐｕｉｔが入出力する１１ＤＴＳＤ、＊Ｄ
ＴＡにが入出力有効信号＊ＥＮＡ Ｏにより無効にされ
（第８図のＡ点）、次にアドレスＢＵＳ、デコーダＢＬ
ＩＳが入出力有効信号畦ＮＡ １により無効にされ（第
８図のＢ点）、ｃｐυ１１の入出力するＢＵＳ制御信号
は一旦内部Ｂｕｓ ６から切り離される。次にデッドロ
ック解除回路２０が内部ＢＵＳ占有権切換え信号ＩＡＶ
Ｃ）ＩＧを出力するとＢＵＳアービタ１９は内部ＢＵＳ
占有許可信号ＢＳＡＶ Ｏを出力し、内部ＢＵＳ６の占
有権を他マスタ３に渡す。内部ＢＬＩＳタイミング制御
回路１７は一連の内部ＢＵＳ制御信号を発生し、アクセ
スを終了するとアクセス終了信号ｋを出力する。アクセ
ス終了信号ｋにより、フリッププロップ２２はリセット
されシフトレジスタ２３はＣＰＵＩＩの入出力している
Ｂｕｓ制御信号を内部Ｂｕｓ ６に復活する。（第８図
のＣ，Ｄ点） 以上のように内部Ｂｕｓ ６のＢＵＳ制御を行なってい
た。
（発明が解決しようとする問題点）
しかしながら以上のような構成では、ＣＰＵ １１が外
部Ｂｕｓ ｌ上のものをアクセスしようとしているとき
、出力されているアドレスが内部メモリアドレス設定回
路４０の内容と一致した場合、内部ＢＵＳリクエスト検
出回路１６は内部ＢＵＳリクエスト信号ＩＮＢＲＱを出
力する。内部ＢＵＳリクエスト信号ＩＮＢＲＱが出力さ
れると外部ＢｕＳリクエスト信号ＭＢＲＱも同時に出力
されているため、デッドロック検出回路１４はデッドロ
ック検出信号ｇを出力し、デッドロック解除回路２０が
動作する。デッドロック解除回路２０ではフリップフロ
ップ２２がセットされ、シフトレジスタ２３はタイミン
グ発生を開始し、入出力有効信号ＩＥＮＡ Ｏ、＊ＥＮ
Ａ １が出力される。入出力有効信号＊ＥＮＡ Ｏ、拳
ＥＮＡ １によりＣＰＵ １１の入出力するＢＵＳ制御
信号は無効にされ、このため内部Ｂｕｓ Ｓ上。
部Ｂｕｓ ｌ上のものをアクセスしようとしているとき
、出力されているアドレスが内部メモリアドレス設定回
路４０の内容と一致した場合、内部ＢＵＳリクエスト検
出回路１６は内部ＢＵＳリクエスト信号ＩＮＢＲＱを出
力する。内部ＢＵＳリクエスト信号ＩＮＢＲＱが出力さ
れると外部ＢｕＳリクエスト信号ＭＢＲＱも同時に出力
されているため、デッドロック検出回路１４はデッドロ
ック検出信号ｇを出力し、デッドロック解除回路２０が
動作する。デッドロック解除回路２０ではフリップフロ
ップ２２がセットされ、シフトレジスタ２３はタイミン
グ発生を開始し、入出力有効信号ＩＥＮＡ Ｏ、＊ＥＮ
Ａ １が出力される。入出力有効信号＊ＥＮＡ Ｏ、拳
ＥＮＡ １によりＣＰＵ １１の入出力するＢＵＳ制御
信号は無効にされ、このため内部Ｂｕｓ Ｓ上。
外部ＢＵＳｌ上のアドレス・デニタ信号などのＢυＳ制
御信号がなくなる。外部ＢＵＳリクエスト信号ＭＢＲＱ
。
御信号がなくなる。外部ＢＵＳリクエスト信号ＭＢＲＱ
。
内部ＢＵＳリクエスト信号ＩＮＢＲＱもなくなり、アク
セス終了信号ｋが永久に出力されなくなるのでフリップ
フロップ２２はセットされたままの状態でＢｕＳ制御は
停止してしまい、システムにとって致命的な欠陥となる
という問題点を有していた。
セス終了信号ｋが永久に出力されなくなるのでフリップ
フロップ２２はセットされたままの状態でＢｕＳ制御は
停止してしまい、システムにとって致命的な欠陥となる
という問題点を有していた。
また、ＣＰｕボードを複数枚使用するとき、各ＣＰＵボ
ードの持つ内部メモリの配置を同一アドレスにすること
はできない。ディスクコントロールボードなとでは、ハ
ードウェアの配置アドレスが決定すると、ディスクコン
トローラとインターフェイスをとるためのスティタス領
域、データ領域（双方ともメモリ上）のアドレスが一義
的に定義され、このアドレスはプログラムで変更できな
いものがある。例えばディスクコントロールボードを複
数枚で共用するときスティタス領域、データ領域がｘ”
１００” 〜ｘ” ＩＩＦ’番地とし、複数（例とし
て３枚を外部ＢＬＩＳ １に接続した場合）の各ＣＰＵ
ボードの外部Ｂｕｓ １から見える内部メモリの配置ア
ドレスがボートド・・・・・ｘ”ｏ”〜Ｋ ” ＦＦＦ
Ｆ ” 、ボード２・・・−ｘ ” ２００００ ”
〜ｘ ” ２ＦＦＦＦ″、ボード３− ＝・ｘ ” ３
００００″〜ｘ ” ３ＦＦＦＦ”としたとき、ディス
クコントロールボードなとはボード１のＣＰＵボードし
か使用できず、マルチＣＰＵシステムには適さないＣＰ
Ｕボードであるという問題点を有していた。
ードの持つ内部メモリの配置を同一アドレスにすること
はできない。ディスクコントロールボードなとでは、ハ
ードウェアの配置アドレスが決定すると、ディスクコン
トローラとインターフェイスをとるためのスティタス領
域、データ領域（双方ともメモリ上）のアドレスが一義
的に定義され、このアドレスはプログラムで変更できな
いものがある。例えばディスクコントロールボードを複
数枚で共用するときスティタス領域、データ領域がｘ”
１００” 〜ｘ” ＩＩＦ’番地とし、複数（例とし
て３枚を外部ＢＬＩＳ １に接続した場合）の各ＣＰＵ
ボードの外部Ｂｕｓ １から見える内部メモリの配置ア
ドレスがボートド・・・・・ｘ”ｏ”〜Ｋ ” ＦＦＦ
Ｆ ” 、ボード２・・・−ｘ ” ２００００ ”
〜ｘ ” ２ＦＦＦＦ″、ボード３− ＝・ｘ ” ３
００００″〜ｘ ” ３ＦＦＦＦ”としたとき、ディス
クコントロールボードなとはボード１のＣＰＵボードし
か使用できず、マルチＣＰＵシステムには適さないＣＰ
Ｕボードであるという問題点を有していた。
本発明はかかる点に鑑み、 ＢＬＩＳ制御が停止するこ
とを防止し、マルチＣＰＵシステムに適したＣＰＵボー
ドのＢＵＳ制御装置を提供することを目的とする。
とを防止し、マルチＣＰＵシステムに適したＣＰＵボー
ドのＢＵＳ制御装置を提供することを目的とする。
（問題点を解決するための手段）
本発明は、Ｂｕｓ制御装置において外部Ｂｕｓの占有権
がＣＰＵボードにありアドレスやデータを外部ＢｕＳに
出力している期間は、占有権を持っているＣＰＵボード
の内部ＢυＳリクエスト検出回路から出力される内部Ｂ
ＵＳリクエスト信号ＩＮＢＲＱを無効にする内部ＢｕＳ
リクエスト禁止回路を備えたことを特徴とする。また、
本発明の一態様によれば、このＢＩＩＳ制御装置におけ
る内部ＢＵＳリクエスト検出回路は、外部ＢＵＳから見
える内部ＢＵＳに接続される内部メモリのアドレスをど
こに配置されるかを決定する自己メモリアドレス設定回
路と、外部ＢＵＳのアドレスと自己メモリアドレス設定
回路と、外部ＢｕＳのアドレスと自己メモリアドレス設
定回路の内容を比較するアドレス比較回路と、自己メモ
リアドレス設定回路の内容をＣＰＵに読込むための自己
メモリアドレス読出回路とを備えている。
がＣＰＵボードにありアドレスやデータを外部ＢｕＳに
出力している期間は、占有権を持っているＣＰＵボード
の内部ＢυＳリクエスト検出回路から出力される内部Ｂ
ＵＳリクエスト信号ＩＮＢＲＱを無効にする内部ＢｕＳ
リクエスト禁止回路を備えたことを特徴とする。また、
本発明の一態様によれば、このＢＩＩＳ制御装置におけ
る内部ＢＵＳリクエスト検出回路は、外部ＢＵＳから見
える内部ＢＵＳに接続される内部メモリのアドレスをど
こに配置されるかを決定する自己メモリアドレス設定回
路と、外部ＢＵＳのアドレスと自己メモリアドレス設定
回路と、外部ＢｕＳのアドレスと自己メモリアドレス設
定回路の内容を比較するアドレス比較回路と、自己メモ
リアドレス設定回路の内容をＣＰＵに読込むための自己
メモリアドレス読出回路とを備えている。
（作 用）
本発明は前記した構成により、ＣＰｕが外部ＢＵＳ上に
接続されるメモリやＩｌｏをアクセスしようとするとき
、出力されているアドレスが内部メモリアドレス設定回
路の内容と一致した場合、・内部ＢｕＳリクエスト検出
回路から出力される内部ＢＬＩＳリクエスト信号を内部
ＢｕＳリクエスト禁止回路により。
接続されるメモリやＩｌｏをアクセスしようとするとき
、出力されているアドレスが内部メモリアドレス設定回
路の内容と一致した場合、・内部ＢｕＳリクエスト検出
回路から出力される内部ＢＬＩＳリクエスト信号を内部
ＢｕＳリクエスト禁止回路により。
デッドロック検出回路に入力されないようにし、ＢＵＳ
制御が停止することを防止する。
制御が停止することを防止する。
また、複数枚（例えば３枚）のＣＰＵボードを外部Ｂｔ
ｌＳ上に接続するとき、各ＣＰｕボードの外部ＢｕＳか
ら見える内部メモリの配置アドレスを通常ボード１−
・・・ｚ ” Ｏ” 〜ｘ ” ＦＦＦＦ ’ 、ボー
ド２−− ｘ ” ２００Ｇｏ ” −ｘ ” ２ＦＦ
ＦＦ ”、ボード３− ＝ｘ ” ３００００ ” 〜
ｘ”３ＦＦＦＦ ”とし、ディスクコントロールボード
などをアクセスするとき、ＣＰｕは自己メモリアドレス
設定回路にディスクコントロールボードとイン１ タ
ーフェイスがとれる配置アドレスを設定し、アクセスが
終了すれば通常の配置アドレスを設定しておくことによ
り、マルチＣＰＵに適するＣＰＵボードとなる。
ｌＳ上に接続するとき、各ＣＰｕボードの外部ＢｕＳか
ら見える内部メモリの配置アドレスを通常ボード１−
・・・ｚ ” Ｏ” 〜ｘ ” ＦＦＦＦ ’ 、ボー
ド２−− ｘ ” ２００Ｇｏ ” −ｘ ” ２ＦＦ
ＦＦ ”、ボード３− ＝ｘ ” ３００００ ” 〜
ｘ”３ＦＦＦＦ ”とし、ディスクコントロールボード
などをアクセスするとき、ＣＰｕは自己メモリアドレス
設定回路にディスクコントロールボードとイン１ タ
ーフェイスがとれる配置アドレスを設定し、アクセスが
終了すれば通常の配置アドレスを設定しておくことによ
り、マルチＣＰＵに適するＣＰＵボードとなる。
（実施例）
第１図は本発明の一実施例におけるＢｔｌＳ制御装置の
構成図を示すものである。 １１はＣＰｕ、１３〜２１
は前述の従来例と同様のものである。１２は外部ＢＩＪ
ＳＩの占有権がＣＰＵボードにあり（外部ＢＬＩＳ占有
信号ｎが出力される）、アドレスやデータを外部ＢＵＳ
に出力している期間は内部ＢＩＪＳリクエスト検出回路
１６から出力される内部ＢｔｌＳリクエスト信号ＩＮＢ
ＲＱを無効にする内部ＢｕＳリクエスト禁止回路である
。
構成図を示すものである。 １１はＣＰｕ、１３〜２１
は前述の従来例と同様のものである。１２は外部ＢＩＪ
ＳＩの占有権がＣＰＵボードにあり（外部ＢＬＩＳ占有
信号ｎが出力される）、アドレスやデータを外部ＢＵＳ
に出力している期間は内部ＢＩＪＳリクエスト検出回路
１６から出力される内部ＢｔｌＳリクエスト信号ＩＮＢ
ＲＱを無効にする内部ＢｕＳリクエスト禁止回路である
。
第２図は本発明の一実施例における内部ＢｔｌＳリクエ
スト検出回路の構成図である。５１は外部ＢＵＳ１から
見える内部Ｂｕｓ ６に接続される内部メモリ７をどこ
に配置するかを決定するＣＰＩＪＩＩよりアクセスされ
る自己メモリアトじス設定回路、５２は外部Ｂｕｓ ｌ
上のアドレスと自己メモリアドレス設定回路５１の内容
を比較するアドレス比較回路でアドレス一致信号ｍを出
力する。５３はアドレス一致信号ｍが出力され、かつ外
部ＢｕＳ制御信号（コマンド信号）が出力されるとき内
部ＢｕＳリクエスト信号ＩＮＢＲＱを出力するゲート回
路、５４は自己メモリアドレス設定回路の内容をＣＰＵ
ＩＩが読込むための自己メモリアドレス読出回路である
。
スト検出回路の構成図である。５１は外部ＢＵＳ１から
見える内部Ｂｕｓ ６に接続される内部メモリ７をどこ
に配置するかを決定するＣＰＩＪＩＩよりアクセスされ
る自己メモリアトじス設定回路、５２は外部Ｂｕｓ ｌ
上のアドレスと自己メモリアドレス設定回路５１の内容
を比較するアドレス比較回路でアドレス一致信号ｍを出
力する。５３はアドレス一致信号ｍが出力され、かつ外
部ＢｕＳ制御信号（コマンド信号）が出力されるとき内
部ＢｕＳリクエスト信号ＩＮＢＲＱを出力するゲート回
路、５４は自己メモリアドレス設定回路の内容をＣＰＵ
ＩＩが読込むための自己メモリアドレス読出回路である
。
以上のように構成された本実施例のＢｕＳ制御装置につ
いて以下その動作を説明する。
いて以下その動作を説明する。
まずＣＰＵＩＩは自己メモリアドレス設定回路５１を設
定する。例えば内部メモリ７の内部ＢＵＳ上の配置アド
レスをｘ°′０″−ｘ ” ＦＦＦＦ ”とし、外部Ｂ
ＵＳ１から見える内部メモリの配置アドレスをｘ ”
２００００ ” 〜ｘ″２ＦＦＦＦ ”とするとき、自
己メモリアドレス設定回路５１にはｘ” ２ ’（ｘ”
２００００” 〜ｘ ” ２ＦＦＦＦ ”の２）を設定
する。今、ｃｐｕ１１は外部ＢＵＳに接続される外部メ
モリ４をアクセスするつもりでＸ“２００００ ”番地
をアクセスする。内部ＢＵＳアドレスデコーダ１３とゲ
ート回路１４は、内部ＢＵＳ上以上製外クセスしている
ことを検出し、外部ＢＵＳリクエスト信号ＭＢＲＱを出
力する。外部ＢＵＳリクエスト信号ＭＢＲＱが出力され
ると外部ＢＵＳタイミング制御回路１５は外部Ｂｕｓ占
有権を得（外部ＢＵＳ占有信号ｎが出力される。）、外
部Ｂｕｓ １にＸ″２００００ ”リアドルス設定回路
５１の内容（外部Ｂｕｓ １から見える内部メモリの配
置アドレス）と一致するのでアドレス比較回路５２から
アドレス一致信号ｍを出力され、内部ＢＵＳリクエスト
検出回路１６は内部ＢＵＳリクエスト信号ＩＮＢＲＱを
出力するが、外部ＢＵＳ占有信号ｎが出力されているの
で内部ＢＵＳリクエスト信号ＩＮＢＲＱは内部ＢｕＳリ
クエスト禁止回路Ｌ２で無効とされ、デッドロック検出
回路１８．デッドロック解除回路２０は動作しない。こ
のとき、どこからも応答信号（拳ＤＴＡＫ）は返ってこ
ないので、バスロック（Ｂｕｓｌｏｃｋ）現象をおこす
ことがある。事前に自己メモリアドレス読出回路５４か
ら配置アドレスを読出し、自己メモリアドレスをアクセ
スしないようにしＢｕｓｌｏｃｋ現象を防ぐことができ
る。
定する。例えば内部メモリ７の内部ＢＵＳ上の配置アド
レスをｘ°′０″−ｘ ” ＦＦＦＦ ”とし、外部Ｂ
ＵＳ１から見える内部メモリの配置アドレスをｘ ”
２００００ ” 〜ｘ″２ＦＦＦＦ ”とするとき、自
己メモリアドレス設定回路５１にはｘ” ２ ’（ｘ”
２００００” 〜ｘ ” ２ＦＦＦＦ ”の２）を設定
する。今、ｃｐｕ１１は外部ＢＵＳに接続される外部メ
モリ４をアクセスするつもりでＸ“２００００ ”番地
をアクセスする。内部ＢＵＳアドレスデコーダ１３とゲ
ート回路１４は、内部ＢＵＳ上以上製外クセスしている
ことを検出し、外部ＢＵＳリクエスト信号ＭＢＲＱを出
力する。外部ＢＵＳリクエスト信号ＭＢＲＱが出力され
ると外部ＢＵＳタイミング制御回路１５は外部Ｂｕｓ占
有権を得（外部ＢＵＳ占有信号ｎが出力される。）、外
部Ｂｕｓ １にＸ″２００００ ”リアドルス設定回路
５１の内容（外部Ｂｕｓ １から見える内部メモリの配
置アドレス）と一致するのでアドレス比較回路５２から
アドレス一致信号ｍを出力され、内部ＢＵＳリクエスト
検出回路１６は内部ＢＵＳリクエスト信号ＩＮＢＲＱを
出力するが、外部ＢＵＳ占有信号ｎが出力されているの
で内部ＢＵＳリクエスト信号ＩＮＢＲＱは内部ＢｕＳリ
クエスト禁止回路Ｌ２で無効とされ、デッドロック検出
回路１８．デッドロック解除回路２０は動作しない。こ
のとき、どこからも応答信号（拳ＤＴＡＫ）は返ってこ
ないので、バスロック（Ｂｕｓｌｏｃｋ）現象をおこす
ことがある。事前に自己メモリアドレス読出回路５４か
ら配置アドレスを読出し、自己メモリアドレスをアクセ
スしないようにしＢｕｓｌｏｃｋ現象を防ぐことができ
る。
以上のように本実施例によれば、内部ＢｕＳリクエスト
禁止回路１２と自己メモリアドレス読出回路を設けるこ
とにより、ＣＰＵＩＩが自己メモリアドレス設定回路５
１に設定されるアドレスをアクセスした際にＢＵＳ制御
が停止することを防止できる。
禁止回路１２と自己メモリアドレス読出回路を設けるこ
とにより、ＣＰＵＩＩが自己メモリアドレス設定回路５
１に設定されるアドレスをアクセスした際にＢＵＳ制御
が停止することを防止できる。
また複数枚（例えば３枚）のボードを外部Ｂｕｓ ｌ上
に接続し、ディスクコントロールボードなと（使用する
メモリ領域が一義的に定義されるボードなど）を共用す
る場合、（例えばディスクコントロールボードが使用す
るメモリ領域をｘ ＠１００”〜ｘ”ＩＩＦ’とする。
に接続し、ディスクコントロールボードなと（使用する
メモリ領域が一義的に定義されるボードなど）を共用す
る場合、（例えばディスクコントロールボードが使用す
るメモリ領域をｘ ＠１００”〜ｘ”ＩＩＦ’とする。
）各ボードの自己メ毎リアドレス設定回路５１の設定内
容を通常ボートド・・・・・ｘ ” Ｏ” 〜ｘ ”
ＦＦＦＦ″、ボード２−−ｘ ” ２００００ ” 〜
ｘ ” ２ＦＦＦＦ ”、ボード３−−ｘ ” ３００
００″〜ｘ ” ３ＦＦＦＦ”とし、ディスクコントロ
ールボード（共用するボード）をアクセスするときにの
み、アクセスＣＰＵＩＩは自己メモリアドレス設定回路
５１にディスクコントロールボード（共用するボード）
とのインターフェイスがとれる配置アドレスｘ′°０“
を設定（例えばボード１の場合ｘ”ｌ“→ｘ”Ｏ“）シ
、ディスクコントロールボード（共用するボード）をア
クセスする。アクセスが終了すれば通常の配置アドレス
を自己メモリアドレス設定回路５１に設定（例えばボー
ド１の場合Ｘ“１“→Ｘ°“Ｏ”）する。
容を通常ボートド・・・・・ｘ ” Ｏ” 〜ｘ ”
ＦＦＦＦ″、ボード２−−ｘ ” ２００００ ” 〜
ｘ ” ２ＦＦＦＦ ”、ボード３−−ｘ ” ３００
００″〜ｘ ” ３ＦＦＦＦ”とし、ディスクコントロ
ールボード（共用するボード）をアクセスするときにの
み、アクセスＣＰＵＩＩは自己メモリアドレス設定回路
５１にディスクコントロールボード（共用するボード）
とのインターフェイスがとれる配置アドレスｘ′°０“
を設定（例えばボード１の場合ｘ”ｌ“→ｘ”Ｏ“）シ
、ディスクコントロールボード（共用するボード）をア
クセスする。アクセスが終了すれば通常の配置アドレス
を自己メモリアドレス設定回路５１に設定（例えばボー
ド１の場合Ｘ“１“→Ｘ°“Ｏ”）する。
以上のように本実施例によれば、 ｃｐｕからアクセス
可能な自己メモリアドレス設定回路を設けることにより
、共用ボードを複数枚のＣＰＵボードで使用可能にし、
マルチＣＰＵボードに対応するＢＵＳ制御を行なうこと
ができる。
可能な自己メモリアドレス設定回路を設けることにより
、共用ボードを複数枚のＣＰＵボードで使用可能にし、
マルチＣＰＵボードに対応するＢＵＳ制御を行なうこと
ができる。
（発明の効果）
以上説明したように本発明によれば、ＣＰＵが外部ＢＵ
Ｓから見える内部メモリの配置アドレスをアクセスした
場合にＢＵＳ制御が停止することを防止でき、またマル
チＣＰｕボードにも対応したＢＵＳ制御を行なうことも
でき、その実用的効果は大きい。
Ｓから見える内部メモリの配置アドレスをアクセスした
場合にＢＵＳ制御が停止することを防止でき、またマル
チＣＰｕボードにも対応したＢＵＳ制御を行なうことも
でき、その実用的効果は大きい。
第１図は本発明における一実施例のＢＵＳ制御装置のブ
ロック図、第２図は本発明における一実施例の内部Ｂｕ
ｓリクエスト検出回路の構成図、第３図は一般的なシス
テム構成図、第４図は従来のＢｕｓ制御装置の構成図、
第５図はデッドロック解除回路の構成図、第６図はＢＵ
Ｓアービタの構成図、第７図は従来の内部８υＳリク工
スト検出回路の構成図、第８図は従来のＢＵＳ制御装置
の正常なアクセス時の波形図である。 １２・・・内部ＢＵＳリクエスト禁止回路、１３・・・
内部ＢＵＳアドレスデコーダ、１４・・・ゲート回路。 １５・・・外部ＢＵＳタイミング制御回路、１６・・・
内部ＢＵＳリクエスト検出回路、１７・・・内部ＢＵＳ
タイミング制御回路、１８・・・デッドロック検出回路
、１９・・・ＢＵＳアービタ、２０・・・デッドロック
解除回路、２１・・・バッファ、５１・・・自己メモリ
アドレス設定回路、５２・・・アドレス比較回路、５３
・・・ゲート回路、５４・・・自己メモリアドレス続出
回路。 特許出願人 松下電器産業株式会社 尤 １ 図 第５図 第６図 、３２ 第 ８ ＝
ロック図、第２図は本発明における一実施例の内部Ｂｕ
ｓリクエスト検出回路の構成図、第３図は一般的なシス
テム構成図、第４図は従来のＢｕｓ制御装置の構成図、
第５図はデッドロック解除回路の構成図、第６図はＢＵ
Ｓアービタの構成図、第７図は従来の内部８υＳリク工
スト検出回路の構成図、第８図は従来のＢＵＳ制御装置
の正常なアクセス時の波形図である。 １２・・・内部ＢＵＳリクエスト禁止回路、１３・・・
内部ＢＵＳアドレスデコーダ、１４・・・ゲート回路。 １５・・・外部ＢＵＳタイミング制御回路、１６・・・
内部ＢＵＳリクエスト検出回路、１７・・・内部ＢＵＳ
タイミング制御回路、１８・・・デッドロック検出回路
、１９・・・ＢＵＳアービタ、２０・・・デッドロック
解除回路、２１・・・バッファ、５１・・・自己メモリ
アドレス設定回路、５２・・・アドレス比較回路、５３
・・・ゲート回路、５４・・・自己メモリアドレス続出
回路。 特許出願人 松下電器産業株式会社 尤 １ 図 第５図 第６図 、３２ 第 ８ ＝
Claims (2)
- （１）マイクロコンピュータと内部メモリ・内部入出力
装置が接続される内部バスと、他マスタや外部メモリが
接続される外部バスの２つのバスで構成され、マイクロ
コンピュータが外部バスに接続される外部メモリなどを
アクセスするとき外部バスを制御する外部バスタイミン
グ制御回路と、他マスタが内部バスに接続される内部メ
モリをアクセスしていることを検出し、内部バスリクエ
スト信号を出力する内部バスリクエスト検出回路と、他
マスタが内部バスに接続される内部メモリをアクセスす
るとき内部バスを制御する内部バスタイミング制御回路
と、他マスタが内部バスをアクセスするタイミングとマ
イクロコンピュータが外部バスをアクセスするタイミン
グが重なりアクセス動作にデッドロック現象が発生した
ことを検出するデッドロック検出回路と、デッドロック
が発生すると内部バスに接続されているマイクロコンピ
ュータの入出力するバス制御信号を一旦無効にするマイ
クロコンピュータ入出力有効信号と内部バス占有権切換
え信号を出力するデッドロック解除回路と、前記マイク
ロコンピュータ入出力有効信号が出力される期間のみ内
部バスにマイクロコンピュータの入出力するバス制御信
号を接続するバッファと、前記内部バス占有権切換え信
号により外部バスに接続される他マスタに内部バス占有
権を調停するバスアービタと、外部バスの占有権がマイ
クロコンピュータにありアドレスやデータなどを外部バ
スに出力している期間は前記内部バスリクエスト検出回
路からの前記内部バスリクエスト信号を無効にする内部
バスリクエスト禁止回路を備えたことを特徴とするバス
制御装置。 - （２）前記内部バスリクエスト検出回路は、外部バスか
ら見える内部バスに接続される内部メモリのアドレスを
どこに配置されるかを決定するマイクロコンピュータが
アクセス可能な自己メモリアドレス設定回路と、外部バ
スのアドレスと前記自己メモリアドレス設定回路の内容
を比較するアドレス比較回路と、前記自己メモリアドレ
ス設定回路の内容をマイクロコンピュータに読込むため
の自己メモリアドレス読出回路を備えたことを特徴とす
る特許請求の範囲第（１）項記載のバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161778A JPS6224347A (ja) | 1985-07-24 | 1985-07-24 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161778A JPS6224347A (ja) | 1985-07-24 | 1985-07-24 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6224347A true JPS6224347A (ja) | 1987-02-02 |
Family
ID=15741725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161778A Pending JPS6224347A (ja) | 1985-07-24 | 1985-07-24 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6224347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266557A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | デ−タ処理装置 |
| JP2005346211A (ja) * | 2004-05-31 | 2005-12-15 | Toshiba Corp | メモリコントローラおよび該メモリコントローラを使用した情報処理装置 |
-
1985
- 1985-07-24 JP JP60161778A patent/JPS6224347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63266557A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | デ−タ処理装置 |
| JP3104707B2 (ja) * | 1987-04-24 | 2000-10-30 | 株式会社日立製作所 | データ処理装置 |
| JP2005346211A (ja) * | 2004-05-31 | 2005-12-15 | Toshiba Corp | メモリコントローラおよび該メモリコントローラを使用した情報処理装置 |
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