JP2005346211A - メモリコントローラおよび該メモリコントローラを使用した情報処理装置 - Google Patents

Abstract

【課題】プロトコル変換がほぼ必要なくメモリコントローラ内部と外部の異なるバス間のバスブリッジを小さくかつ単純な構成で実現する。
【解決手段】計算機システムは、バスブリッジを内蔵したＭＥＭＣ４３０を備える。ＭＥＭＣ４３０は、メモリバンク３１０ａ〜３１０nにそれぞれ接続されたメモリアクセス制御部３１３〜３ｎ３と、バスマスタに接続された複数のバスマスタインタフェース３２０，３３０と、これらインタフェースとほぼ同様に構成され、ポートＡが既存バス４００に接続された既存バスインタフェース３０５と、既存バスインタフェース３０５に入力される既存バス４００からのアクセスリクエストとバスマスタインタフェース３２０，３３０に入力されるアクセスリクエストとの調停を行い、ＭＥＭＣ４３０内部および外部のメモリアクセスに対する制御を行うバスブリッジとして機能する既存バスアクセス制御部３０３とを備える。
【選択図】図２

Description

本発明は、例えば計算機システム、データ処理システムなどに用いられるメモリコントローラおよび該メモリコントローラを使用した情報処理装置に関する。

一般に、複数のメモリバンクに対する複数のバスマスタからのバスアクセスリクエストに応じて調停を行い、使用権を取得したバスマスタが所望のメモリバンクにアクセスを行うように制御する技術がある。

従来のバス制御を行うための既存のプロトコルは、一つの共有されたバスを介して複数のメモリバンクにアクセスするようにされているために、バスマスタは、最初にバス権をとってからアクセスを開始するようになっている。

この種の技術の先行技術としては、予め定められた優先順位に従ってリクエストの競合を調停する技術が開示されている（例えば特許文献１参照）。
特開平１０−２２８４１３号公報

一方、近年では、コンピュータ、オーディオビジュアル機器（以下ＡＶ機器と称す）等の小型化、省力化のため、複数のメモリと、ＣＰＵ等のバスマスタを含むメモリ制御回路を内蔵した大規模集積回路（以下ＬＳＩと称す）の開発が盛んになっており、メモリコントロールＩＣとしてのパッケージ化が進められている。
メモリ制御回路のＩＣ化は、単体性能としては向上するものの汎用性に欠けるという欠点もある。例えばメモリコントロールＩＣ内でのメモリアクセス性能は向上するものの、ＩＣ内部に実装可能なメモリ容量は制約を受けるため、ある程度のＱｏＳ性能を得るためには、外部メモリの利用も考慮する必要がある。ＱｏＳ性能とはＡＶデータなどを時間的な乱れがなく伝送する性能をいう。
この場合、ＩＣ内部とＩＣ外部のバスの違いを吸収するためのバスブリッジ回路をＩＣに実装することになるが、一般にバスブリッジ回路は、異なるバス間のプロトコルを変換し、タイミングも合わせるため複雑な構造になる。

このように、従来の技術の場合、複数のメモリバンクに対しておのおのに設けたバッファによって調停を行うことでアクセスを高速化する技術の記載はあるものの、メモリ制御回路をＩＣパッケージ化したときの内蔵メモリと外部メモリとの使い方に関する技術の記載はない。特に内蔵メモリと外部メモリとを利用するためにはバスブリッジ回路を内蔵することが必要にあるが、ＩＣ内部と外部ではプロトコルの互換性の問題があり、このための回路の設計、開発が必要になるという問題があった。

本発明はこのような課題を解決するためになされたもので、プロトコル変換がほぼ必要なく、内部と外部の異なるバス間のバスブリッジを小さくかつ単純な構成で実現できるメモリコントローラおよび該メモリコントローラを使用した情報処理装置を提供することを目的としている。

上記した課題を解決するために、本発明のメモリコントローラは、第１のメモリと、前記第１のメモリにアクセス可能な第１バスに接続された第１バスマスタからのアクセス要求が入力される入力ポートを有する第１バスインタフェースと、同時アクセスを一つ行う第２バス上の第２バスマスタからのアクセス要求が入力される入力ポートを有する第２バスインタフェースと、前記第２バスインタフェースの入力ポートに入力される前記第２バス上の第２バスマスタ群からのアクセス要求と前記第１バスインタフェースの入力ポートに入力される第１バスマスタからのアクセス要求との調停を行い、前記第１のメモリ、前記第２バス上の第２バスマスタ、および第２バスマスタに接続された第２のメモリに対するアクセス制御を行うアクセス制御手段とを具備したことを特徴とする。

本発明の情報処理装置は、第１のメモリと、第１のメモリにアクセス可能な第１バスと、前記第１バスに接続された第１バスマスタと、同時アクセスを一つ行う第２バスと、前記第２バスに接続された第２バスマスタと、前記第１バスマスタからのアクセス要求が入力される第１入力ポートを有する第１バスマスタインタフェースと、前記第２バスマスタからのアクセス要求が入力される第２入力ポートを有する第２バスインタフェースと、前記第１バスマスタから第１バスを通じて第１入力ポートに入力されるアクセス要求と前記第２バスマスタから第２バスを通じて前記第２入力ポートに入力されるアクセス要求との調停を行い、前記第１のメモリ、前記第２バス上の第２バスマスタ、および前記第２バスマスタに接続された第２のメモリに対するアクセス制御を行うアクセス制御手段とを有するメモリコントローラとを具備したことを特徴とする。

本発明では、第１のメモリにアクセス可能な第１バスに接続された第１バスマスタからのアクセス要求が入力される入力ポートを有する第１バスインタフェースと、同時アクセスを一つ行う第２バス上の第２バスマスタからのアクセス要求が入力される入力ポートを有する第２バスインタフェースを設け、この第２バスインタフェースの入力ポートに入力される第２バス上の第２バスマスタからのアクセス要求と第１バスインタフェースの入力ポートに入力される第１バスマスタからのアクセス要求との調停を行い、前記第１のメモリ、第２バス上の第２バスマスタおよび第２バスマスタに接続された第２のメモリに対するアクセス制御を行う。

以上説明したように本発明によれば、プロトコル変換がほぼ必要なく、メモリコントローラ内部と外部の異なるバス間のバスブリッジを小さくかつ単純な構成で実現できる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明に係る第１実施形態の計算機システムの構成を示す図である。
図１に示すように、第１実施形態の計算機システムは、既存バス４００と、この既存バス４００を介してシステム全体を統括制御するＣＰＵ４０１と、既存バス４００に接続されたＰＣＩコントローラ（以下ＰＣＩＣ４０２と称す）と、ＳＤＲＡＭ４０４ａ、ＳＲＡＭ４０４ｂ、ＦＬＡＳＨ ＲＯＭ４０４ｃなどの第２のメモリとしての外部メモリと、第１のメモリ（内部メモリ）としての複数の内蔵ＳＲＡＭバンク、つまりメモリバンク（Ｂａｎｋ）０ ４１０ａ,（Ｂａｎｋ）１ ４１０ｂ,…（Ｂａｎｋ）Ｎ ４１０ｎと、既存バス４００に接続され、ＳＤＲＡＭ４０４ａを制御するＳＤＲＡＭコントローラ（以下ＳＤＲＡＭＣ４０３と称す）と、既存バス４００に接続され、ＳＲＡＭ４０４ｂ、ＦＬＡＳＨ ＲＯＭ４０４ｃを制御する外部バスコントローラ（以下ＥＢＵＳＣ４０８と称す）と、これらＳＤＲＡＭＣ４０３，ＥＢＵＳＣ４０８を介した外部メモリ制御と、複数のメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎ）の制御とを行うメモリコントロールＩＣとしてのメモリコントローラ（以下ＭＥＭＣ４３０と称す）と、外部メモリとメモリバンク間のデータ転送を行うＤＭＡコントローラ４０５（以下ＤＭＡＣ４０５と称す）と、ＭＥＭＣ４３０に接続された複数のマスタコントローラ４２０ａ〜４２０ｍ（以下、バスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍと称す）と、これら複数のバスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍをＣＰＵ４０１から制御するための制御レジスタインタフェース４０６（以下Ｃｎｔ．Ｒｅｇ４０６と称す）と、調停部（Ａｒｂｉｔｅｒ）４０９とから構成されている。この計算機システムは、ＭＥＭＣ４３０を使用した情報処理装置の一つである。なお、ＤＭＡ(Direct Memory Access)とはＣＰＵ４０１を介さず直接メモリ転送を行うことをいう。

調停部４０９は、バスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍよりリクエスト信号が入力されると、同時には一つだけのバスマスタを選択して、そのバスマスタにグラント信号を出力する。グラント信号を獲得したバスマスタだけがバスにアクセスできる。
既存バス４００は、これに接続されたＣＰＵ４０１,ＰＣＩＣ４０２,ＳＤＲＡＭＣ４０３,ＤＭＡＣ４０５,Ｃｎｔ．Ｒｅｇ４０６等が一度に一つのバスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍを使用可能なバスである。ＣＰＵ４０１,ＰＣＩＣ４０２,ＳＤＲＡＭＣ４０３,ＤＭＡＣ４０５,Ｃｎｔ．Ｒｅｇ４０６等を第２バスマスタ群という。

ＭＥＭＣ４３０には、第２入力ポートとしての入力ポート４３０ｂと出力ポート４３０ａが設けられている。出力ポート４３０ａは、ＭＥＭＣ４３０経由で既存バス４００にアクセスするための信号出力ポートである。入力ポート４３０ｂは、既存バス４００からＭＥＭＣ４３０にアクセスための信号入力ポートである。

バスマスタ０ ４２０ａ,バスマスタ１ ４２０ｂ,バスマスタｍ ４２０ｍ等は、既存バス４００とは異なる第１バスとしての専用バスを介してＭＥＭＣ４３０に接続されており、それぞれからの並列アクセスが可能である。これらバスマスタ０ ４２０ａ,バスマスタ１ ４２０ｂ,バスマスタｍ ４２０ｍ等は、第１バスマスタ群という。バスマスタ０ ４２０ａ,バスマスタ１ ４２０ｂ,バスマスタｍ ４２０ｍ等からＭＥＭＣ４３０に接続されるポートを第１入力ポートという。なおこれらのポートは出力ポートにもなる。

上記の構成では、メモリバンク０ ４１０ａ,メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎ上に蓄積されるデータは、並列アクセスが可能なため、時間の管理がし易く、ＡＶデータなどを時間的な乱れがなく伝送する性能（以下ＱｏＳと称す）に優れている。

一般的に、ＣＰＵを内蔵するＬＳＩにはメモリが内蔵されている。ＬＳＩに内蔵されるメモリ（以下内部メモリと称す）は、ＬＳＩの外部に接続するメモリに比べてアクセス速度が速い反面、ＬＳＩというパッケージ上の制約のため大きな容量を搭載することが難しい。ＬＳＩに内蔵するメモリは、たとえば数百ＫＢから数ＭＢ程度しか実装できない。

一方、ＬＳＩ外部に接続するＳＤＲＡＭ等の外部メモリは、内蔵メモリに比べて、大容量(数百ＭＢ以上)のものを接続できるという利点がある。外部メモリは、既存バス４００に接続されており、並列アクセスはできずＱｏＳ性能はそれほど高くないものの、アドレス、データ信号を共有できるため、ＬＳＩのピン数が少なくて済むという利点もある。

このようなシステム上のメモリの制約を踏まえ、本実施形態の計算機システムは、内部メモリと外部メモリとの利点を生かし、システム性能を向上するものである。

ＭＥＭＣ４３０は、図２に示すように、第１バスインタフェースとしてのバスマスタインタフェースポート０ ３２０を備えたバスマスタインタフェース３２０と、バスマスタインタフェースポートｍ ３３０を備えたバスマスタインタフェース３３０と、第２バスとしての既存バス４００からのアクセス用の入力ポート（ポートＡ）を備えた第２バスインタフェースとしての既存バスインタフェース３０５と、既存バス４００へアクセス制御を行う既存バスアクセス制御部３０３と、メモリバンク０ ３１０ａへのアクセス制御を行うメモリアクセス制御部３１３と、メモリバンクｎ ３１０ｎへのアクセス制御を行うメモリアクセス制御部３ｎ３とを備えている。なお、既存バス４００に接続されているバスマスタ３０１ａ〜３０１ｋは、図１におけるＣＰＵ４０１,ＰＣＩＣ４０２,ＳＤＲＡＭＣ４０３,ＤＭＡＣ４０５,Ｃｎｔ．Ｒｅｇ４０６等に相当し、既存バス調停部３０２は、図１における調停部４０９に相当する。ポートＡは図１における入力ポート４３０ｂに該当する。

バスマスタインタフェース３２０は、アドレスデコーダ３２１、アクセス権獲得部３２２、アクセス制御部３２３を有している。

アドレスデコーダ３２１は、マスタインタフェースポート０（以下ポート０と称す）のアクセスアドレスをデコードし、アクセス対象が既存バス調停部３０２、メモリバンク０ ３１０ａ〜ｎ ３１０ｎのうちのどれかに該当しているかを判定し、その判定結果をアクセス権獲得部３２２へ通知する。アクセス権獲得部３２２は、アドレスデコーダ３２１のデコード結果に基づき該当する調停部３０３ａ、３１３ａ、３ｎ３ａに対してメモリアクセスリクエストを行う。

アクセス制御部３２３は、自身のポート０に入力されたアクセス信号（アドレスやリード、ライトの種別など）を各アクセス選択部３０３ｂ、３１３ｂ、３ｎ３ｂへ出力する。

バスマスタインタフェース３３０は、アドレスデコーダ３３１、アクセス権獲得部３３２、アクセス制御部３３３を有している。

アドレスデコーダ３３１は、マスタインタフェースポートｍ（以下ポートｍと称す）のアクセスアドレスをデコードし、アクセス対象が既存バス調停部３０２、メモリバンク０ ３１０ａ〜メモリバンクｎ ３１０ｎのうちのどれかに該当しているかを判定し、その判定結果をアクセス権獲得部３３２へ通知する。アクセス権獲得部３３２は、アドレスデコーダ３３１のデコード結果に基づき該当する調停部３０３ａ、３１３ａ、３ｎ３ａに対してメモリアクセスリクエストを行う。

アクセス制御部３３３は、自身のポートｍに入力されたアクセス信号（アドレスやリード、ライトの種別など）を各アクセス選択部３０３ｂ、３１３ｂ、３ｎ３ｂへ出力する。

メモリアクセス制御部３１３は、調停部３１３ａ、アクセス受付部３１３ｃを有している。調停部３１３ａは、アクセス権獲得部３０５ｂからのメモリアクセスリクエスト、バスマスタインタフェース３２０〜３３０からのメモリアクセスリクエストに対して調停を行う。アクセス受付部３１３ｃは、アクセス選択部３１３ｂから入力されたアクセス信号の内容に基づき、自身に接続されているメモリバンク０ ３１０ａへのリード・ライトを行う。

メモリアクセス制御部３ｎ３は、調停部３ｎ３ａ、アクセス受付部３ｎ３ｃを有している。調停部３ｎ３ａは、アクセス権獲得部３０５ｂからのメモリアクセスリクエスト、バスマスタインタフェース３２０〜３３０からのメモリアクセスリクエストに対して調停を行う。アクセス受付部３ｎ３ｃは、アクセス選択部３ｎ３ｂから入力されたアクセス信号の内容に基づき、自身に接続されているメモリバンク１ ３１０ｎへのリード・ライトを行う。

既存バスアクセス制御部３０３は、上記メモリアクセス制御部３１３…３ｎ３と同様に調停部３０３ａ、アクセス受付部３０３ｂを有している。この既存バスアクセス制御部３０３と既存バスインタフェース３０５が既存バス４００側と内部のメモリバンク側とのバスブリッジとしての役目を担う。

調停部３０３ａは、既存バス調停部３０２からのメモリアクセスリクエスト、バスマスタインタフェース３２０〜３３０からのメモリアクセスリクエストに対して調停を行う。調停部３０３ａには、バスマスタインタフェース３２０〜バスマスタインタフェース３３０内のアクセス権獲得部３２２〜３３２から出力されたリクエスト信号が入力される。アクセス受付部３０３ｂは、アクセス選択部３０３ｂから入力されたアクセス信号の内容に基づき、接続されている既存バス調停部３０２へ調停をリクエストする。

上記各調停部３０３ａ，３１３ａ、３ｎ３ａは、バスマスタインタフェース３２０〜バスマスタインタフェース３３０、既存バスインタフェース３０５からのメモリアクセスリクエストが入力された場合、そのうちの一つのバスマスタインタフェースを選択して、選択したインタフェースのグラント信号（アクセス許可信号）をアサートする。

アクセス選択部３０３ｂには、各バスマスタインタフェースのアクセス制御部３０５ｃ、３２３、３３３から出力されるアクセス信号（アドレスやリード、ライトの種別など）が入力される。アクセス選択部３０３ｂは、調停部３０３ａが選択、つまりグラント信号を出力したポートのアクセス信号を選択し、アクセス受付部３０３ｃへ出力（入力）する。アクセス受付部３０３ｃは、アクセス選択部３０３ｂから入力されたアクセス信号の内容に基づき、接続されている既存バス調停部３０２へのリクエストを行う。

既存バスインタフェース３０５は、アドレスデコーダ３０５ａ、アクセス権獲得部３０５ｂ、アクセス制御部３０５ｃを有している。アドレスデコーダ３０５ａは、既存バス４００からのインタフェースポートＡのアクセスアドレスをデコードし、アクセス対象がメモリバンク０ ３１０ａ〜ｎ ３１０ｎのうちのどれかに該当しているかを判定し、その判定結果をアクセス権獲得部３０５ｂへ通知する。アクセス権獲得部３０５ｂは、アドレスデコーダ３０５ａのデコード結果に基づき該当する調停部３１３ａ、３ｎ３ａに対してメモリアクセスリクエストを行う。アクセス制御部３０５ｃは、自身のインタフェースポートＡに入力されたアクセス信号（アドレスやリード、ライトの種別など）をアクセス選択部３１３ｂ、３ｎ３ｂへ出力する。

すなわち、このＭＥＭＣ４３０は、メモリバンク０ ３１０ａと同じ構成のメモリバンクがｎ個設けられており、それぞれ独立して上記動作を行うことにより、ｎ個のメモリバンク０〜ｎと既存の外部メモリ（ＳＤＲＡＭ等）への同時アクセスを実現するものである。

ここで、図３を参照して図２のＭＥＭＣ４３０の動作を説明する。
アクセス開始信号がアサートされると（Ｓ１０１）、ＭＥＭＣ４３０内部では、バンクアクセスリクエストを発行し（Ｓ１０２）、アクセス先のメモリバンクでバンクの使用権を獲得し（Ｓ１０３）、メモリアクセスを行い（Ｓ１０４）、メモリへのアクセスが完了した時点で（Ｓ１０５）、マスタインタフェース上に、アクセス受け付け通知を出力する（Ｓ１０６）ようになっている。

つまり、バスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ,バスマスタｍ ４２０ｍから見ると、アクセス受け付け通知（Ｓ１０６）を待っている間に、ＭＥＭＣ４３０内部で、アクセス先バンクの調停（Ｓ１０２、Ｓ１０３）とメモリアクセス（Ｓ１０４）を行っていることになる。

続いて、ＭＥＭＣ４３０におけるリクエストの調停動作を説明する。
ＭＥＭＣ４３０の少なくとも一つのバスマスタインタフェースポート０，ｍにメモリアクセスリクエストがあったときに、各バスマスタインタフェース３２０，３３０は、既存バス４００へアクセスするマスタを一つ選択し、バスアクセス制御部３０３の調停部３０３ａへメモリアクセスリクエストを出力する。

バスアクセス制御部３０３では、各バスマスタインタフェース３２０，３３０からのメモリアクセスリクエストを調停部３０３ａが受け取ると、既存バス調停部３０２に調停を依頼するリクエストを発行する。

既存バス調停部３０２には、既存バス４００上のバスマスタ３０１ａ〜３０１ｋおよび、上述の既存バスアクセス制御部３０３からのリクエスト信号が入力されるので、既存バス調停部３０２は、これら多数のリクエストの調停を行った結果、アクセスを許可するメモリアクセスリクエストがあったバスへグラント信号を発行する。
ここで、複数のバスマスタ３０１ａ〜３０１ｋから同時にメモリアクセスリクエストがあった場合には、既存バス調停部３０２は、その中から一つのマスタ（図１のバスマスタ４２０ａ〜４２０ｍのいずれか）を選択して、該当バスマスタを指示するグラント信号を既存バスアクセス制御部３０３へ発行する。

今、既存バス調停部３０２が、既存バスアクセス制御部３０３に対してグラント信号を発行したものとする。
すると、既存バスアクセス制御部３０３内のアクセス選択部３０３ｂは、入力されているアクセス内容から選択されたポートのアクセス信号を選択して、既存バス４００へのアクセスを行う。

次に、既存バス４００からＭＥＭＣ４３０へのアクセスが行われた場合の動作について説明する。
例えば既存バス４００上のバスマスタ３０１ａからＭＥＭＣ４３０へのアクセスが行われたものとする。

すると、既存バス４００からのアクセス用インタフェース３０５内のアドレスデコーダ３０５ａがデコードを行い、例えばメモリバンクｎ ３１０ｎへのアクセスであると判定する。
アクセス権獲得部３０５ｂは、メモリバンクｎ ３１０ｎへの調停部３ｎ３ａへリクエスト信号を発行する。調停部３ｎ３ａは、入力されたリクエストの中から一つを選択して、アクセス許可信号であるグラント信号を出力する。これにより使用権が獲得されると、アクセス権獲得部３０５ｂは、アクセス開始信号をアサートする。

一方、アクセス制御部３０５ｃは、バンクアクセスリクエストをアクセス選択部３ｎ３ｂへ送り、使用権を獲得された場合、メモリバンクｎ ３１０ｎへのアクセスを行う。その後、アクセス受け付け通知がバスマスタ３０１ａへ出力される。

既存バスアクセスインタフェース３０５は、プロトコルの互換性により、専用バスのバスマスタインタフェース３２０と同一の回路を使用することができるため、この動作は、バスマスタインタフェースポート０、１などからメモリバンク０ ３１０ａ，メモリバンク１ ３１０ｎへのアクセスと同じ動作となる。

一般にバスブリッジは、異なるバス間のプロトコルを変換し、タイミングも合わせるため複雑な構造になる。

しかし、この実施形態のバスブリッジ構造を備えたＭＥＭＣ４３０では、既存バス４００のプロトコルで動作するバスと、既存プロトコルと互換性のあるプロトコルで動作するメモリコントローラ間をブリッジする既存バスアクセス制御部３０３を備えているので、プロトコルの変換がほぼ必要なく、簡単で小さな回路構成で、バスブリッジを実現できる。

この第１実施形態の計算機システムにおいて、既存バス４００は、同時に一つのバスマスタ（０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍの中の一つ）だけが使用できるようになっている。既存バス４００に接続されたバスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍは、調停部４０９にリクエスト信号を出力する。調停部４０９は、入力されたリクエスト信号のうち、同時には一つのバスマスタだけを選択して、選択したバスマスタにグラント信号をアサート、つまり出力する。グラント信号を獲得したバスマスタだけがバスにアクセスする。

一方、ＭＥＭＣ４３０は、複数のバスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍから複数のメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎに対して、同時にアクセスすることができるバススイッチ構成をとっている。

ＭＥＭＣ４３０のポートＡ，ポート０，ポートｍには、バスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍが接続されている。ＭＥＭＣ４３０のメモリバンクポートには、メモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎが接続されている。ＭＥＭＣ４３０は、図２に示したように構成されており、アクセス先が競合しないかぎり、同時にアクセス可能である。アクセス先が競合した場合には、それぞれの出力ポートにあるアービタ（調停部３０３ａ，３１３ａ，３ｎ３ａ等）にて調停される。

このＭＥＭＣ４３０では、例えば、バスマスタ１ ４２０ｂからメモリバンク１ ４１０ｂ、バスマスタｍ ４２０ｍからメモリバンクｎ ４１０ｎへのアクセスに加えて、バスマスタ０ ４２０ａから、既存バス出力ポート４３０ａ,既存バス４００,ＳＤＲＡＭＣ４０３を経てＳＤＲＡＭ４０４ａへアクセスする３つアクセスを同時に行うことができる（図１のアクセス経路Ｏ、Ｐ、Ｑ）。
既存バス４００上では、同時には一つのアクセスしか行えないが、先のＳＤＲＡＭ４０４ａへのアクセスの代わりに、ＣＰＵ４０１から既存バス４００,既存バス入力ポート４３０ｂを介してメモリバンク４１０ａへのアクセスを行えば、メモリバンク０,１,ｎへの３つのアクセスが同時に行えることになる（図１のアクセス経路Ｒ）。

この第１実施形態の計算機システムによれば、既存のプロトコルを少しだけ変更することで、複数のバスマスタ０ ４２０ａ,バスマスタ１ ４２０ｂ,バスマスタｍ ４２０ｍから平行して内部と外部の複数のアクセス先（内蔵のメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎと外部の一つのアクセス先、例えばＳＤＲＡＭ４０４ａ、ＣＰＵ４０１のいずれか）に同時にアクセスするプロトコルを実現できる。また、既存のプロトコルとの差がほとんどないため、既存のバスマスタ回路の大部分を流用したバスブリッジの設計が可能になる。
つまり、既存のバスプロトコルとの互換性が保たれているので、ＭＥＭＣ４３０に内蔵されたバスマスタ０ ４２０ａ,バスマスタ１ ４２０ｂ,バスマスタｍ ４２０ｍから、既存バス４００へアクセスするためのバスブリッジについても簡単な回路で実現できる。
また、既存のバスプロトコルの使い方を若干変更することで、同時アクセスが可能なメモリコントローラを容易にかつ簡素な構成で実現できる。
さらに、既存のプロトコルと互換性があるので、ＭＥＭＣ４３０のバスマスタインタフェースに接続されたバスマスタから、既存バス４００へアクセスを行い、または既存バスに接続されたバスマスタ３０１ａ、３０１ｂ…３０１ｋから内部メモリにアクセスするためのバスブリッジを簡単で小さな回路で構成することができる。

次に、本発明に係る第２実施形態のデータ処理システムについて説明する。
上記第１実施形態では、ＭＥＭＣ４３０以外は、汎用的な計算機システムの構成で説明したが、このＭＥＭＣ４３０を映像や音声等のＡＶデータを処理するデータ処理システムへ適用する例が考えられる。以下、このようなデータ処理システムにＭＥＭＣ４３０を適用した第２実施形態について説明する。なお、上記第１実施形態と同様の構成には同一の符号を付し、その説明は省略する。
データ処理システムに、ＭＥＭＣ４３０を適用することで、映像データや音声データなどのＱｏＳが重要なデータを処理するシステムを構築できる。従来のバス接続形の計算機システムでは、単一バスなので、オペレーティングシステム（以下ＯＳと称す）などが計算機処理をしている間は、映像データなどのＱｏＳデータを処理することができない。
そこで、ＱｏＳデータを処理するコントローラを既存バス４００上ではなく、ＭＥＭＣ４３０に接続することにより、ＱｏＳを維持した処理が容易になる。

図４に示すように、この第２実施形態では、図１に示した回路構成のうち、をＬＳＩ１としてパッケージングしている。また、図１でＭＥＭＣ４３０に接続したバスマスタ０ ４２０ａ, バスマスタ１ ４２０ｂ, バスマスタｍ ４２０ｍを、例えば映像入出力コントローラ（以下ＡＶＩ／Ｆ６２０ａと称す）、映像処理コントローラ（以下ＳＥＣ６２０ｂと称す）、映像通信用コントローラ（以下ＬＡＮＣ６２０ｍと称す）などに置き換えている。ＭＥＭＣ４３０に接続されたＡＶＩ／Ｆ６２０ａ,ＳＥＣ６２０ｂ,ＬＡＮＣ６２０ｍは、それぞれ専用のインタフェースで接続されている。ＡＶＩ／Ｆ６２０ａ,ＳＥＣ６２０ｂ,ＬＡＮＣ６２０ｍは、ＣＰＵ４０１からＣｎｔ．Ｒｅｇ４０６を介して制御されることで、同一の内蔵ＳＲＡＭバンクにアクセスしない限り、平行してメモリアクセスが可能である。

ＡＶＩ／Ｆ６２０ａには、ＤＶＤレコーダ、ＤＶＤプレーヤ等のＡＶ機器６６０を接続し、画像や音声などのＡＶデータを入力する。このＡＶＩ／Ｆ６２０ａは、例えばＭＰＥＧインタフェースとして構成される。ＡＶ機器６６０から入力されるＡＶデータは、時間的なばらつきが非常に小さいので、伝送の時間的なばらつきを吸収するバッファが小さく済む。このため、バッファを内蔵ＳＲＡＭ、つまりメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎで賄うことが可能である。
ＬＡＮＣ６２０ｍには、有線ＬＡＮインタフェースや無線ＬＡＮインタフェース等のＬＡＮ機器６７０を接続する。ＳＥＣ６２０ｂは、ＡＶデータの暗号化や著作権保護のための処理を行う。
ＡＶＩ／Ｆ６２０ａには、ＤＭＡコントローラが内蔵されており、ＡＶ機器より入力されたＡＶデータをメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎに転送し蓄積する。ＳＥＣ６２０ｂは、そのメモリバンクに蓄積されたＡＶデータを暗号化、著作権保護のための処理を行う処理を実行する。
つまり、ＡＶＩ／Ｆ６２０ａは、ＡＶ機器６６０より入力されたＡＶデータをメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎのうちのいずれかに読み込み、ＳＥＣ６２０ｂがデータ処理を行った上で、他のメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎのうちのいずれかに書き込む。
このようにすることで、ＭＥＭＣ４３０内のいずれかのメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎには、ネットワークに送出可能なＡＶデータが格納されている状態となる。ＬＡＮＣ６２０ｍが、ＤＭＡにより、ＡＶデータをメモリバンクより読み出し、ＬＡＮ機器６７０を通じてＬＳＩ１の外部、つまりネットワークへ送出する。

この第２実施形態のシステム構成では、ＬＳＩ１に内蔵されたメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎ上に蓄積されるデータは、並列アクセスが可能なため、時間の管理がし易く、ＡＶデータなどを時間的な乱れがなく伝送する性能（以下ＱｏＳ性能と称す）に優れる。

一般的に、ＣＰＵを内蔵するＬＳＩにはメモリが内蔵されている。ＬＳＩに内蔵されるメモリ（以下内部メモリと称す）は、ＬＳＩの外部に接続するメモリに比べてアクセス速度が速い反面、ＬＳＩというパッケージ上の制約のため大きな容量を搭載することが難しい。ＬＳＩに内蔵するメモリは、たとえば数百ＫＢから数ＭＢ程度しか実装できない。

一方、ＬＳＩ外部に接続するＳＤＲＡＭ４０４ａ等の外部メモリは、内蔵メモリに比べて、大容量(数百ＭＢ以上)にできるという利点がある。外部メモリは、既存バス４００に接続されており、並列アクセスはできずＱｏＳ性能はそれほど高くないものの、アドレス、データ信号を共有できるため、ＬＳＩのピン数が少なくて済むという利点もある。

このようなシステム上（メモリ）の制約を踏まえた上で、この第２実施形態のデータ処理システムは、内部メモリと外部メモリとの利点を生かし、システム性能を向上することができる。

このようにこの第２実施形態のデータ処理システムによれば、ＡＶＩ／Ｆ６２０ａからＭＥＭＣ４３０に入力された映像データを例えばメモリバンクｎ ４１０ｎに蓄積して処理し、ＬＡＮＣ６２０ｍを通じてネットワークへ送出したり、その逆を行うことができる（図４の経路Ｓ）。

また、汎用的な計算機システムではなく、ＡＶデータの処理に特化したシステム構成をとることで、ＱｏＳを保証したデータ処理システムの構築が可能になる。

続いて、図５を参照して第３実施形態について説明する。この第３実施形態は、第２実施形態をさらに変形した応用例である。
図５に示すように、ＬＳＩ１のＰＣ用インタフェースであるＰＣＩＣ４０２にコンピュータシステム６４０を接続する。ＰＣＩＣ４０２は、例えばＰＣＩバスインタフェースとして構成される。

コンピュータシステム６４０は、インターネット６５０に接続されている。コンピュータシステム６４０は、インターネット６５０を経由してＡＶデータを読み込みＰＣＩＣ４０２へ入力することが可能である。
また、コンピュータシステム６４０は、記憶装置６４１を備えている。記憶装置６４１には、ＡＶデータが蓄積されている。
一般にコンピュータ上では、1回のデータ転送が非常に高速で行われる反面、次のデータ転送までの時間的なばらつきが大きい。また、少量のデータを時間的な乱れがなく、定期的に行うと、全体としての効率が落ちるという問題もある。このため、ＰＣＩＣ４０２からは、1回の転送で多量のデータをバッファリングすることが望ましい。

そこで、本構成のＬＳＩ１では、ＰＣＩＣ４０２から入力されたＡＶデータは、一旦、容量の大きな外部メモリ、例えばＳＤＲＡＭ４０４ａ等に蓄積する。
続いて、ＤＭＡＣ４０５がＳＤＲＡＭ４０４ａ上のデータを小分けにして、ＬＳＩ１に内蔵されたメモリバンク０ ４１０ａ, メモリバンク１ ４１０ｂ,…メモリバンクｎ ４１０ｎのいずれかにバッファリングする。

この後、上記第２実施形態と同様に、ＡＶＩ／Ｆ６２０ａが該当メモリバンクからＡＶデータを読み出して暗号化、著作権保護のための処理を行う処理を実行し、メモリバンク蓄積した後、ＬＡＮＣ６２０ｍが、該当メモリバンクの処理済みデータを読み出してＬＡＮ機器６７０を介してネットワークへ送出する（図５の経路Ｔ）。

次に、図６を参照して、上記ＬＳＩ１を用いたシステムの例について説明する。
図６（ａ）は、ＤＶＤプレーヤ等のＡＶ機器７０１と、モニタ画面およびスピーカ７０４の間の接続を無線ＬＡＮ等で一対一通信を行う送受信システムとした場合の適用例を示す図である。

図６（ａ）に示すように、この送受信システムは、ＡＶ機器７０１と送信モジュール７０２とからなる送信側機器と、受信モジュール７０３とモニタ画面およびスピーカ７０４戸からなる受信側機器とを一対一で接続して構成されている。
ＡＶ機器７０１には、上記図５に示した構成のＬＳＩ１を搭載した送信モジュール７０２を接続する。送信モジュール７０２は、ＡＶデータを送信するモジュールである。

一方、モニタ画面およびスピーカ７０４には、上記ＬＳＩ１を搭載した受信モジュール７０３を接続する。受信モジュール７０３は、受信モジュールでは、ＬＡＮＣ６２０ｍで受信して、ＡＶインタフェースからＭＰＥＧデータなどのＡＶデータを出力する。出力されたＡＶデータをモニタ画面およびスピーカ７０４に表示、音声出力する。なお、ここでは、ＡＶ機器７０１、モニタ画面およびスピーカ７０４ともにＭＰＥＧインタフェースボードなどのデジタルインタフェースを持つものとする。アナログ信号のＡＶ機器を接続する場合には、送信モジュールとの間にＭＰＥＧエンコーダを接続し、アナログ信号のモニタを接続する場合には、受信モジュールとの間にＭＰＥＧデコーダを接続することでシステムを構築できる。

図６（ｂ）は、ホームネットワークの構成例を示す図である。
この場合、図６（ｂ）に示すように、ＡＶ機器７０１やＡＶデータを蓄積する記憶装置６４１を接続したコンピュータシステム６４０を送信モジュール７０２に接続してＡＶデータサーバ７０５として構成する一方、ネットワーク７０６を介した受信側には、受信モジュール７０３とモニタ画面およびスピーカ７０４を備えた端末７１０を複数配置する。端末７１０は、ＡＶデータを受信して再生（画像の表示や、音声の出力）を行うものである。これら複数の端末７１０とＡＶデータサーバ７０５とでホームネットワークを構成する。
このホームネットワークの例では、家庭内のある一つの場所に配置したＡＶデータサーバ７０５に集積したＡＶデータを、無線ＬＡＮや他の通信手段を介して、家庭内の複数の端末７１０で視聴することができる。

次に、図７を参照して上記図２に示したＭＥＭＣ４３０の調停部（アービタ）の具体的な構成について説明する。
図７に示すように、この例のアービタは、第１の調停部としての高優先度アービタ５０３ａと、このアービタ５０３ａよりも低い優先度の第２の調停部としての低優先度アービタ５０３ｂと、アービタ入力選択部５０２と、アービタ出力選択部５０５とから構成されている。高優先度アービタ５０３ａは入力ポートとこれに対応する出力ポートを複数備えており、入力信号に対してポートを順に切り替えて出力する。
高優先度アービタ５０３ａは、高優先度のアービタであり、アービタ５０３ｂは、アービタ５０３ａよりも低い優先度とされたアービタである。
これら２つのアービタ５０３ａ,５０３ｂは、例えばラウンドロビンなど、通常のアービタの構成を使用する。アービタ選択レジスタ５０１には、バスマスタインタフェース毎にどちらのアービタを使用するかをソフトウェアにより設定する。アービタ入力選択部５０２は、アービタ選択レジスタ５０１の設定内容に応じて各バスマスタからのリクエスト信号を高優先度アービタ５０３ａ、低優先度アービタ５０３ｂのどちらかのアービタの対応するインタフェース用のポートに接続する。

すなわち、このアービタの高優先度アービタ５０３ａは、複数設けられた入力ポートにそれぞれ入力されたアクセス要求信号を所定の優先度に従って選択して出力ポートからアサート信号を出力する。また、低優先度アービタ５０３ｂは、アービタ５０３ａとほぼ同様の入力ポートおよび出力ポートが設けられ、アービタ５０３ａの入力ポートに、自身の出力ポートからのアサート信号を送出するよう接続されている。

例えば、マスタインタフェース０がアービタ５０３ａを選択した場合には、そのリクエストをアービタ５０３ａのリクエストポート０へ接続し、マスタインタフェース１がアービタ５０３ｂを選択した場合には、そのリクエスト信号をアービタ５０３ｂのリクエストポート１に接続する。

高優先度アービタ５０３ａに接続されたリクエストに対してグラント信号がアービタ出力選択部５０５に入力されると、アービタ出力選択部５０５は、グラント信号を無条件に出力する。
これに対して、低優先度アービタ５０３ｂを選択したバスマスタのリクエストは、低優先度アービタ５０３ｂのリクエストポートに接続されると同時に、低優先度アービタ５０３ｂへのすべてのリクエスト信号を１本にまとめたリクエスト信号が高優先度アービタ５０３ａの一つのリクエストポートへ出力される（この例では、ポート6が該当する）。この構成により、低優先度アービタ５０３ｂがグラント信号を出力しただけでは、アービタ全体としてのグラント信号は出力されず、高優先度アービタ５０３ａがポート6にグラントを出力したときだけ有効となる。

つまり、低優先度アービタ５０３ｂから出力される複数のグラント信号は、高優先度アービタ５０３ａから出力される一ポート分のグラント信号を分け合う形となる。
例えばアービタ入力選択部５０２に設けられている0から5の６つのポートのうち、ポート0からポート2が高優先度アービタ５０３ａ,ポート3−5が低優先度アービタ５０３ｂを選択し、高優先度アービタ５０３ａと低優先度アービタ５０３ｂがそれぞれラウンドロビン動作をする場合、グラントを獲得するシーケンスは以下のようになる。
0->1->2->3->0->1->2->4->0->1->2->5->0->1->2->3…

この例では、ポート0から2は４回に一回選択され、ポート3−5は、１２回に一回選択されることになる。これらの優先度は、高優先度アービタ５０３ａと低優先度アービタ５０３ｂの選択の仕方、つまりアービタ選択レジスタ５０１の設定の仕方によって可変できる。

このように、複数のアービタ（高優先度アービタ５０３ａと低優先度アービタ５０３ｂ）の優先度を変えてソフトウェアで設定することにより、処理するデータに合わせた優先度管理が可能になる。
すなわち、このアービタでは、ＭＥＭＣ４３０に内蔵されるアービタを二重化し、入力ポートごとに優先度を選択可能にすることで、処理するデータの種類に応じて優先度を付けたアービトレーションを容易に実現することができる。

本発明に係る第１実施形態の計算機システムの構成を示す図。 図１の計算機システムのＭＥＭＣの構成を示す図。 図２のＭＥＭＣにおけるリクエストの調停動作を示すフローチャート。 この発明に係る第２実施形態のデータ処理システムの構成を示す図。 この発明に係る第３実施形態のデータ処理システムの構成を示す図。 （ａ）ＭＥＭＣを搭載したＬＳＩを適用した送受信システムの構成例を示す図。（ｂ）ＭＥＭＣを搭載したＬＳＩを適用したホームネットワークの構成例を示す図。 調停部（アービタ）の具体的な構成例を示す図。

符号の説明

１…ＬＳＩ、３０１ａ，３０１ｂ，３０１ｋ…バスマスタ０〜ｋ、３０２…既存バス、３０３…既存バスアクセス制御部、３０３ａ…調停部、３０３ｂ…アクセス選択部、３０３ｃ…アクセス受付部、３ｎ３ａ…調停部、３ｎ３ｂ…アクセス選択部、３ｎ３ｃ…アクセス受付部、３ｎ３…メモリアクセス制御部、３０５…既存バスアクセスインタフェース、３０５ａ…アドレスデコーダ、３０５ｂ…アクセス権獲得部、３０５ｃ…アクセス制御部、３１０ａ〜３１０ｎ…メモリバンク０〜ｎ、３１３ａ…調停部、３１３ｃ…アクセス受付部、３１３ｂ…アクセス選択部、３１３…メモリアクセス制御部、３１３，３ｎ３…メモリアクセス制御部、３２０，３３０…バスマスタインタフェース０〜ｍ、３２１…アドレスデコーダ、３２２…アクセス権獲得部、３２３…アクセス制御部、３３０…バスマスタインタフェース、３３１…アドレスデコーダ、３３２…アクセス権獲得部、３３３…アクセス制御部、４００…既存バス、４０１…ＣＰＵ，４０２…ＰＣ用インタフェース（ＰＣＩＣ）、４０３…ＳＤＲＡＭコントローラ（ＳＤＲＡＭＣ）、４０４ａ…ＳＤＲＡＭ、４０６…制御レジスタインタフェース（Ｃｎｔ．Ｒｅｇｓ）、４０８…外部バスコントローラ（ＥＢＵＳＣ）、４０９…調停部、４１０，４１０ｂ，４１０ｎ…メモリバンク（Ｂａｎｋ）０〜ｎ、４２０ａ，４２０ｂ，４２０ｎ…バスマスタインタフェース０〜ｍ、４３０…メモリコントローラ（ＭＥＭＣ）、４３０ａ…出力ポート、４３０ｂ…入力ポート、５０１…アービタ選択レジスタ、５０２…アービタ入力選択部、５０３ａ…高優先度アービタ、５０３ｂ…低優先度アービタ、５０５…アービタ出力選択部、６２０a…ＡＶ用インタフェース（ＡＶＩ／Ｆ）、６２０ｂ…ＡＶデータ処理コントローラ（ＳＥＣ）、６２０m…ネットワークコントローラ（ＬＡＮＣ）、６４０…コンピュータシステム、６４１…記憶装置、６５０…インターネット、６７０…ＬＡＮ機器、７０１…ＡＶ機器、７０２…送信モジュール、７０３…受信モジュール、７０４…モニタ画面およびスピーカ、７０５…データサーバ、７０６…ネットワーク、７１０…端末。

Claims (6)

1. 第１のメモリと、
   前記第１のメモリにアクセス可能な第１バスに接続された第１バスマスタからのアクセス要求が入力される入力ポートを有する第１バスインタフェースと、
   同時アクセスを一つ行う第２バス上の第２バスマスタからのアクセス要求が入力される入力ポートを有する第２バスインタフェースと、
   前記第２バスインタフェースの入力ポートに入力される前記第２バス上の第２バスマスタからのアクセス要求と前記第１バスインタフェースの入力ポートに入力される第１バスマスタからのアクセス要求との調停を行い、前記第１のメモリ、前記第２バス上の第２バスマスタ、および第２バスマスタに接続された第２のメモリに対するアクセス制御を行うアクセス制御手段と
   を具備したことを特徴とするメモリコントローラ。
2. 請求項１記載のメモリコントローラにおいて、
   前記アクセス制御手段は、
   入力ポートに入力されたアクセス要求よりアクセス先のアドレスをデコードするデコード手段と、
   前記でコード手段によりデコードされたアクセス先のアドレスからアクセス先を判定して、該当アクセス先へリクエストを行うアクセス権獲得手段と、
   アクセス先に対応して設けられ、リクエストを受信してその中から一つを選択してアクセスを許可する調停手段と、
   前記調停手段によりアクセスが許可されたアクセス先に対するアクセスを行うアクセス制御手段と
   を具備したことをと特徴とするメモリコントローラ。
3. 請求項２記載のメモリコントローラにおいて、
   前記調停手段は、
   複数設けられた入力ポートにそれぞれ入力されたアクセス要求信号を所定の優先度に従って選択して出力ポートからアサート信号を出力する第１の調停部と、
   前記第１の調停部とほぼ同様に構成され、前記第１の調停部の入力ポートに、自身の出力ポートからのアサート信号を送出するよう接続された第２の調停部と
   を具備したことを特徴とするメモリコントローラ。
4. 第１のメモリと、
   第１のメモリにアクセス可能な第１バスと、
   前記第１バスに接続された第１バスマスタと、
   同時アクセスを一つ行う第２バスと、
   前記第２バスに接続された第２バスマスタと、
   前記第１バスマスタからのアクセス要求が入力される第１入力ポートを有する第１バスマスタインタフェースと、前記第２バスマスタからのアクセス要求が入力される第２入力ポートを有する第２バスインタフェースと、前記第１バスマスタから第１バスを通じて第１入力ポートに入力されるアクセス要求と前記第２バスマスタから第２バスを通じて前記第２入力ポートに入力されるアクセス要求との調停を行い、前記第１のメモリ、前記第２バス上の第２バスマスタ、および前記第２バスマスタに接続された第２のメモリに対するアクセス制御を行うアクセス制御手段とを有するメモリコントローラと
   を具備したことを特徴とする情報処理装置。
5. 請求項４記載の情報処理装置において、
   前記メモリコントローラは、
   第１入力ポートおよび第２入力ポート毎にアクセス制御手段を備え、
   各アクセス制御手段は、
   自身の入力ポートに入力されたアクセス要求よりアクセス先のアドレスをデコードするデコード手段と、
   前記でコード手段によりデコードされたアクセス先のアドレスからアクセス先を判定して、該当アクセス先へリクエストを行うアクセス権獲得手段と、
   アクセス先に対応して設けられ、リクエストを受信してその中から一つを選択してアクセスを許可する調停手段と、
   前記調停手段によりアクセスが許可されたアクセス先に対するアクセスを行うアクセス制御手段と
   を具備したことをと特徴とする情報処理装置。
6. 請求項５記載の情報処理装置において、
   前記調停手段は、
   複数設けられた入力ポートにそれぞれ入力されたアクセス要求信号を所定の優先度に従って選択して出力ポートからアサート信号を出力する第１の調停部と、
   前記第１の調停部とほぼ同様に構成され、前記第１の調停部の入力ポートに、自身の出力ポートからのアサート信号を送出するよう接続された第２の調停部と
   を具備したことを特徴とする情報処理装置。

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