JPH086905A - マルチポートｒａｍのアクセス調停回路 - Google Patents
マルチポートｒａｍのアクセス調停回路Info
- Publication number
- JPH086905A JPH086905A JP15799294A JP15799294A JPH086905A JP H086905 A JPH086905 A JP H086905A JP 15799294 A JP15799294 A JP 15799294A JP 15799294 A JP15799294 A JP 15799294A JP H086905 A JPH086905 A JP H086905A
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- Japan
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- access
- signal
- time
- cpu
- lock
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- Pending
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Abstract
(57)【要約】
【目的】 マルチポートＲＡＭを用いたＣＰＵシステム
のスループットを向上させる。 【構成】 特定エリアのアクセスに、アクセス要求信号
とＬＯＣＫ信号もしくはこれに相当する信号を同時にア
ービタに入力し、アクセス終了後一定時間は他のＣＰＵ
からのＬＯＣＫ信号等の付いたアクセスを禁止し調停す
る回路を有して成る。
のスループットを向上させる。 【構成】 特定エリアのアクセスに、アクセス要求信号
とＬＯＣＫ信号もしくはこれに相当する信号を同時にア
ービタに入力し、アクセス終了後一定時間は他のＣＰＵ
からのＬＯＣＫ信号等の付いたアクセスを禁止し調停す
る回路を有して成る。
Description
【０００１】
【産業上の利用分野】本発明は、マルチポートＲＡＭを
用いた、マルチＣＰＵシステムにおけるそのＲＡＭをア
クセスするバスの、スループットの向上をソフト的に図
る調停回路に関する。
用いた、マルチＣＰＵシステムにおけるそのＲＡＭをア
クセスするバスの、スループットの向上をソフト的に図
る調停回路に関する。
【０００２】
【従来の技術】従来技術として例えば特開昭61-183770
号［マルチプロセッサシステム、以下これを『従来例
１』という］さらには特開平5-61819 号［バスロック制
御システム以下これを『従来例２』という］が見られ
る。従来例１は複数のＣＰＵと、これら複数のＣＰＵが
アクセスする共通のメモリと、そのメモリをこれら複数
のＣＰＵの中何れかに接続するＣＰＵ切替え回路とを有
し、そのメモリが各ＣＰＵのメモリ使用状態を示すセマ
フォ［semaphore ］フラグを格納しているマルチプロセ
ッサシステムにおいて、これら複数のＣＰＵの中何れか
のＣＰＵがセマフォフラグの読み出しを開始すると、所
定の時間が経過するまで他のＣＰＵによるそのメモリの
アクセスを不可能とする制御手段を有しているマルチプ
ロセッサシステムである。また従来例２は複数のメモリ
バンクからなるメモリをバスを介して複数の資源が共通
に使用する際に、バス調停手段により先の資源からバス
ロック要求を調停するようにしたバスロック制御システ
ムであって、先の資源の各々に設けられ、バスのロック
要求を生成する手段と、バス調停手段に設けられ、バス
要求に対するバス使用許可を発生する手段と、先の資源
の各々に設けられ、バス使用許可に応答してアクセスす
るメモリバンクのアドレスを生成する手段と、バス調停
手段に設けられ、アドレスをデコードしてアクセスされ
たメモリバンクを示す情報を先の資源の各々に通知する
手段と、先の資源の各々に設けられ、情報をラッチする
手段とを含むバスロック制御システムであり、また他の
ＣＰＵからのアクセスを禁止する一定時間は、予めカウ
ンタに任意に設定可能とした前項に記載のマルチポート
ＲＡＭのアクセス調停回路である。
号［マルチプロセッサシステム、以下これを『従来例
１』という］さらには特開平5-61819 号［バスロック制
御システム以下これを『従来例２』という］が見られ
る。従来例１は複数のＣＰＵと、これら複数のＣＰＵが
アクセスする共通のメモリと、そのメモリをこれら複数
のＣＰＵの中何れかに接続するＣＰＵ切替え回路とを有
し、そのメモリが各ＣＰＵのメモリ使用状態を示すセマ
フォ［semaphore ］フラグを格納しているマルチプロセ
ッサシステムにおいて、これら複数のＣＰＵの中何れか
のＣＰＵがセマフォフラグの読み出しを開始すると、所
定の時間が経過するまで他のＣＰＵによるそのメモリの
アクセスを不可能とする制御手段を有しているマルチプ
ロセッサシステムである。また従来例２は複数のメモリ
バンクからなるメモリをバスを介して複数の資源が共通
に使用する際に、バス調停手段により先の資源からバス
ロック要求を調停するようにしたバスロック制御システ
ムであって、先の資源の各々に設けられ、バスのロック
要求を生成する手段と、バス調停手段に設けられ、バス
要求に対するバス使用許可を発生する手段と、先の資源
の各々に設けられ、バス使用許可に応答してアクセスす
るメモリバンクのアドレスを生成する手段と、バス調停
手段に設けられ、アドレスをデコードしてアクセスされ
たメモリバンクを示す情報を先の資源の各々に通知する
手段と、先の資源の各々に設けられ、情報をラッチする
手段とを含むバスロック制御システムであり、また他の
ＣＰＵからのアクセスを禁止する一定時間は、予めカウ
ンタに任意に設定可能とした前項に記載のマルチポート
ＲＡＭのアクセス調停回路である。
【０００３】
【発明が解決しようとする課題】ところが、従来例１に
有るようにマルチポートＲＡＭのアクセスはデータエリ
アとどのＣＰＵがどの様な状態でアクセスしているかを
示すセマフォエリアに分けてある。つまり、この従来例
１においてはエリアをハード的に区別してあり、連続し
て独占する必要の無いときも、他のＣＰＵのアクセスを
禁止してしまい、スループット［thruput ］つまり処理
能力が低下してしまう。同様に、従来例２においてもハ
ード構成であるから従来例１で説明した不具合性はその
儘該当すると考えられる。ここにおいて本発明は、それ
らの従来例の欠点を巧みに解決するソフト的なマルチポ
ートＲＡＭのアクセス調停回路を提供することを目的と
する。
有るようにマルチポートＲＡＭのアクセスはデータエリ
アとどのＣＰＵがどの様な状態でアクセスしているかを
示すセマフォエリアに分けてある。つまり、この従来例
１においてはエリアをハード的に区別してあり、連続し
て独占する必要の無いときも、他のＣＰＵのアクセスを
禁止してしまい、スループット［thruput ］つまり処理
能力が低下してしまう。同様に、従来例２においてもハ
ード構成であるから従来例１で説明した不具合性はその
儘該当すると考えられる。ここにおいて本発明は、それ
らの従来例の欠点を巧みに解決するソフト的なマルチポ
ートＲＡＭのアクセス調停回路を提供することを目的と
する。
【０００４】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明は、例えばμＰＤ８０８６［１６ビット・
マイクロプロセッサ］系のＣＰＵに有るプリフィックス
［PRIFIX］命令、ロック［LOCK］命令を利用して、セマ
フォエリアの連続独占の必要の時のみロック命令を付加
する手段である。すなわち、マルチポートＲＡＭの特定
エリアのアクセスに、アクセス要求信号とロック信号も
しくはこれに相当する信号を同時にバスアービタに入力
し、アクセス終了後一定時間は他のＣＰＵがロック信号
もしくはこれに相当する信号の付いたアクセスを禁止す
る回路を有するマルチポートＲＡＭのアクセス調停回路
であり、また他のＣＰＵからのアクセスを禁止する一定
時間は、予めカウンタに任意に設定可能とした前項に記
載のマルチポートＲＡＭのアクセス調停回路である。
めに、本発明は、例えばμＰＤ８０８６［１６ビット・
マイクロプロセッサ］系のＣＰＵに有るプリフィックス
［PRIFIX］命令、ロック［LOCK］命令を利用して、セマ
フォエリアの連続独占の必要の時のみロック命令を付加
する手段である。すなわち、マルチポートＲＡＭの特定
エリアのアクセスに、アクセス要求信号とロック信号も
しくはこれに相当する信号を同時にバスアービタに入力
し、アクセス終了後一定時間は他のＣＰＵがロック信号
もしくはこれに相当する信号の付いたアクセスを禁止す
る回路を有するマルチポートＲＡＭのアクセス調停回路
であり、また他のＣＰＵからのアクセスを禁止する一定
時間は、予めカウンタに任意に設定可能とした前項に記
載のマルチポートＲＡＭのアクセス調停回路である。
【０００５】
【作用】本発明はこのような手段であるから、システム
全体が稼働効率が著しく高いマルチポートＲＡＭのアク
セスが可能となり、ハード的にもコストとメンテナンス
的にも有利な手段であり、アクセス調停回路としての信
頼性も向上する。
全体が稼働効率が著しく高いマルチポートＲＡＭのアク
セスが可能となり、ハード的にもコストとメンテナンス
的にも有利な手段であり、アクセス調停回路としての信
頼性も向上する。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の一実施例を用いたマルチＣＰＵ
システムの回路構成の概要を示す図である。この実施例
は、４個のＣＰＵシステムからアクセス出来る手段であ
る。バス１は双方向のデータバス、バス２はアドレスと
リード・ライトの信号であり、各々のＣＰＵシステム
（ＲＯＭ，ＲＡＭ，アドレスデコーダ等で構成されてい
る）からは、他にＣＰＵからの信号／ＬＯＣＫ［信号／
とはレベルＬで論理”１”とする信号をいう］，アドレ
スをデコードした信号／ＲＥＱが出力されている。図２
は、本発明の一実施例の回路構成を示すブロック図であ
る。信号／ＬＯＣＫ，信号／ＲＥＱ、各々のＣＰＵから
来た信号で論理を取り、アービタ［arbiter ］に入力し
た信号／ＡＣＫを出力する。この信号はバスバッファを
開けて、信号／ＲＥＱを出したＣＰＵのマルチポートＲ
ＡＭの特定エリアのアクセスを可能とする。ところで、
このアービタは汎用のものを適用しており、その内部構
成は省略する。本発明の一実施例における各信号の動作
をタイムチャートで図示したのが、図３である。図３か
ら分かるように、先ず時点ｔ0 から考えてみると、次の
時点ｔ1 で信号／ＬＯＣＫの付いた信号／ＲＥＱが来て
［信号／ＬＯＣＫ 0が”Ｌ”，信号／ＲＥＱ 0も”
Ｌ”］、ＬＯＣＫＯＵＴの信号が”Ｌ”だと、アービタ
に入力した信号は時点ｔ3 で信号／ＡＣＫとなり［信号
／ＡＣＫ 0が”Ｌ”］、上述の動作を行うと共に、信号
／ＬＯＣＫとの論理積でカウンタ１，２にデータをロー
ドする。これらのカウンタ１，２に設定した値は、セマ
フォエリアをチェックし、再度データを書き込む間に、
他のＣＰＵが同じ動作をしないようにする為に必要な時
間［時点ｔ3 から時点ｔ10まで］である。この時間はＬ
ＯＣＫＯＵＴ信号を”Ｈ”にし、他のＣＰＵの信号／Ｌ
ＯＣＫの付いたアクセスを不可能［時点ｔ5 で信号／Ｌ
ＯＣＫ 1が”Ｌ”，信号／ＲＥＱ 1が”Ｌ”でも信号／
ＡＣＫ 1を”Ｌ”にしない］にする。再度データを書き
込んだ時は［時点ｔ6 から時点ｔ8 まで］、信号／ＬＯ
ＣＫを付加しないので［信号／ＡＣＫ 0が”Ｈ”］、他
のＣＰＵの信号／ＬＯＣＫの付いたアクセスが直ぐ可能
になる［時点ｔ10で信号／ＡＣＫ1 が”Ｌ”となり、時
点ｔ10から時点ｔ11までアクセス］。このように、マル
チＣＰＵシステムでの各ＣＰＵからのアクセスに無駄な
待ち時間を作らず、効率良く調停・整理ができ、しかも
論理演算は確実になされて演算の信頼性は一段と向上す
る。
する。図１は、本発明の一実施例を用いたマルチＣＰＵ
システムの回路構成の概要を示す図である。この実施例
は、４個のＣＰＵシステムからアクセス出来る手段であ
る。バス１は双方向のデータバス、バス２はアドレスと
リード・ライトの信号であり、各々のＣＰＵシステム
（ＲＯＭ，ＲＡＭ，アドレスデコーダ等で構成されてい
る）からは、他にＣＰＵからの信号／ＬＯＣＫ［信号／
とはレベルＬで論理”１”とする信号をいう］，アドレ
スをデコードした信号／ＲＥＱが出力されている。図２
は、本発明の一実施例の回路構成を示すブロック図であ
る。信号／ＬＯＣＫ，信号／ＲＥＱ、各々のＣＰＵから
来た信号で論理を取り、アービタ［arbiter ］に入力し
た信号／ＡＣＫを出力する。この信号はバスバッファを
開けて、信号／ＲＥＱを出したＣＰＵのマルチポートＲ
ＡＭの特定エリアのアクセスを可能とする。ところで、
このアービタは汎用のものを適用しており、その内部構
成は省略する。本発明の一実施例における各信号の動作
をタイムチャートで図示したのが、図３である。図３か
ら分かるように、先ず時点ｔ0 から考えてみると、次の
時点ｔ1 で信号／ＬＯＣＫの付いた信号／ＲＥＱが来て
［信号／ＬＯＣＫ 0が”Ｌ”，信号／ＲＥＱ 0も”
Ｌ”］、ＬＯＣＫＯＵＴの信号が”Ｌ”だと、アービタ
に入力した信号は時点ｔ3 で信号／ＡＣＫとなり［信号
／ＡＣＫ 0が”Ｌ”］、上述の動作を行うと共に、信号
／ＬＯＣＫとの論理積でカウンタ１，２にデータをロー
ドする。これらのカウンタ１，２に設定した値は、セマ
フォエリアをチェックし、再度データを書き込む間に、
他のＣＰＵが同じ動作をしないようにする為に必要な時
間［時点ｔ3 から時点ｔ10まで］である。この時間はＬ
ＯＣＫＯＵＴ信号を”Ｈ”にし、他のＣＰＵの信号／Ｌ
ＯＣＫの付いたアクセスを不可能［時点ｔ5 で信号／Ｌ
ＯＣＫ 1が”Ｌ”，信号／ＲＥＱ 1が”Ｌ”でも信号／
ＡＣＫ 1を”Ｌ”にしない］にする。再度データを書き
込んだ時は［時点ｔ6 から時点ｔ8 まで］、信号／ＬＯ
ＣＫを付加しないので［信号／ＡＣＫ 0が”Ｈ”］、他
のＣＰＵの信号／ＬＯＣＫの付いたアクセスが直ぐ可能
になる［時点ｔ10で信号／ＡＣＫ1 が”Ｌ”となり、時
点ｔ10から時点ｔ11までアクセス］。このように、マル
チＣＰＵシステムでの各ＣＰＵからのアクセスに無駄な
待ち時間を作らず、効率良く調停・整理ができ、しかも
論理演算は確実になされて演算の信頼性は一段と向上す
る。
【０００７】
【発明の効果】以上述べたように本発明によれば、動作
の効率が著しく良い、かつ信頼性のさらに向上したマル
チＣＰＵシステムを提供することが可能という特段の効
果を奏することができる。
の効率が著しく良い、かつ信頼性のさらに向上したマル
チＣＰＵシステムを提供することが可能という特段の効
果を奏することができる。
【図１】本発明の一実施例を用いたマルチＣＰＵシステ
ムの回路構成の概要を示す図
ムの回路構成の概要を示す図
【図２】本発明の一実施例の回路構成を示すブロック図
【図３】本発明の一実施例における各信号の動作を表し
たタイムチャート
たタイムチャート
１ ＣＰＵ ２ データバス ３ アドレスバス ４ バスバッファ ５ マルチポートＲＡＭ ６ アクセス調停回路 61,62,63,68 論理積回路 64 アービタ 65 信号／ＡＣＫ 66 論理和回路 67 カウンタ 69 信号ＬＯＣＫ ＯＵＴ ７ クロックパルス
Claims (2)
- 【請求項１】 マルチポートＲＡＭの特定エリアのアク
セスに、アクセス要求信号とロック信号もしくはこれに
相当する信号を同時にバスアービタに入力し、アクセス
終了後一定時間は他のＣＰＵがロック信号もしくはこれ
に相当する信号の付いたアクセスを禁止する回路を有す
ることを特徴とするマルチポートＲＡＭのアクセス調停
回路。 - 【請求項２】 前記他のＣＰＵからのアクセスを禁止す
る一定時間は、予めカウンタに任意に設定可能としたこ
とを特徴とする請求項１記載のマルチポートＲＡＭのア
クセス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15799294A JPH086905A (ja) | 1994-06-15 | 1994-06-15 | マルチポートｒａｍのアクセス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15799294A JPH086905A (ja) | 1994-06-15 | 1994-06-15 | マルチポートｒａｍのアクセス調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086905A true JPH086905A (ja) | 1996-01-12 |
Family
ID=15661883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15799294A Pending JPH086905A (ja) | 1994-06-15 | 1994-06-15 | マルチポートｒａｍのアクセス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086905A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7013356B2 (en) * | 2002-08-30 | 2006-03-14 | Lsi Logic Corporation | Methods and structure for preserving lock signals on multiple buses coupled to a multiported device |
| US20120089760A1 (en) * | 2006-03-29 | 2012-04-12 | Bratin Saha | Increasing Functionality Of A Reader-Writer Lock |
-
1994
- 1994-06-15 JP JP15799294A patent/JPH086905A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7013356B2 (en) * | 2002-08-30 | 2006-03-14 | Lsi Logic Corporation | Methods and structure for preserving lock signals on multiple buses coupled to a multiported device |
| US20120089760A1 (en) * | 2006-03-29 | 2012-04-12 | Bratin Saha | Increasing Functionality Of A Reader-Writer Lock |
| US8407386B2 (en) * | 2006-03-29 | 2013-03-26 | Intel Corporation | Increasing functionality of a reader-writer lock |
| US8775708B2 (en) | 2006-03-29 | 2014-07-08 | Intel Corporation | Increasing functionality of a reader-writer lock |
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