JPH0554005A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムにおいて、主記憶
に対するアドレスチェックを行う必要がなく、主記憶を
複数の領域に分けてプロセッサ毎の使用権を制御する場
合にセマフォレジスタを複数個用意するだけで簡単な回
路でありながらＴＡＳ処理を１回のレジスタリードのみ
で実現する。 【構成】 主記憶６を複数の領域に分割し、その分割領
域それぞれにセマフォレジスタ５を対応させている。例
えば、プロセッサ１が主記憶にアクセスする場合、セマ
フォレジスタ制御回路３によって主記憶の分割領域に対
応するセマフォレジスタ５よりその内容を読出し、読み
出した内容如何にかかわらず所定のデータ「１」を書き
込む。読み出した内容が所定のデータ以外であればプロ
セッサ１は主記憶に対する使用権を獲得する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶領域を共有すること
により、相互に通信を行う少なくとも２個以上のプロセ
ッサを含むマルチプロセッサシステムに関し、特に各プ
ロセッサ間の主記憶使用についての排他制御に関する。

【０００２】

【従来の技術】一般に、この種のシステムでは、プロセ
ッサは主記憶のある特定番地に対し排他制御のためのテ
スト・アンド・セット（以下、「ＴＡＳ」という）を行
うとき、システムバス上にメモリアクセス禁止信号を出
力して他のプロセッサのメモリアクセスを禁止した後、
ＴＡＳのメモリリード要求を発行してＴＡＳ時のテスト
データをリードする。そして、このリードデータが返っ
てくると、ＴＡＳを行っているプロセッサはリードデー
タがセットすべきデータであるか否かを調べる。もし、
リードデータがセットデータであれば、このＴＡＳ要求
プロセッサは他のプロセッサが同一目的のタスクを処理
しているものと判断し、システムバスに出力していたメ
モリアクセス禁止信号をオフしてメモリアクセス禁止状
態を解除する。これに対し、リードデータがリセットデ
ータであれば、ＴＡＳ要求プロセッサはセットデータを
前記のある特定番地に書き込むためのメモリライト要求
をシステムバスに出力し、しかる後にメモリアクセス禁
止信号をオフする。この場合には、ＴＡＳ要求プロセッ
サにタスクの処理権が与えられる。このようなＴＡＳの
手順は各プロセッサのファームウェア制御によって実行
されるが、特にＴＡＳ要求でリードしたテストデータが
リセットデータの場合には２回のメモリアクセスを要
し、また、システムバス上のメモリアクセス禁止信号も
長時間出力され、その間は他のプロセッサはメモリアク
セスを行えない。このような欠点を解消するため、最近
になってＴＡＳ要求時には、主記憶のある特定番地から
のテストデータの読出し、ならびにその読出しデータの
ＴＡＳ要求プロセッサへの送出と、所定のセットデータ
を前記特定番地の内容に無条件で書き込むデータ書き込
みとがＴＡＳ要求プロセッサにとって１回のメモリアク
セスで行うことによってプロセッサ側のＴＡＳ手順が簡
単になるようにしたＴＡＳ方式の発明が特開平２ー１２
１０５３号に示されている。

【０００３】

【発明が解決しようとする課題】前記のように主記憶の
ある特定番地からのテストデータの読出しならびにその
読出しデータのＴＡＳ要求プロセッサへの送出と、所定
のセットデータをその特定番地の内容に無条件で書き込
むデータ書き込みを１回のメモリアクセスで行うもので
あっても次のような欠点がある。 ア）プロセッサがＴＡＳ処理を行っているかどうかの判
断には主記憶に対するアドレスチェックが必要で、その
ため回路が複雑になり、処理時間も長くなっている。 イ）主記憶を複数の領域に分けてプロセッサ毎の使用権
を制御する場合、前記アドレスチェックが複数個必要に
なり、また、所定のデータをセットする際にはチェック
したアドレスを使用する必要があり回路が煩雑になる。 ウ）１回のＴＡＳ処理に対して、メモリのリード、メモ
リのライトと２回のメモリバスサイクルが発生し、その
間のメモリアクセスが不可能になり、システムとしての
性能が低くなる。

【０００４】本発明の目的はこのような欠点を解消し、
主記憶に対するアドレスチェックを行う必要がなく、主
記憶を複数の領域に分けてプロセッサ毎の使用権を制御
する場合にセマフォレジスタを複数個用意するだけで簡
単な回路でありながらＴＡＳ処理が１回のレジスタリー
ドのみで実現できるようなマルチプロセッサシステムを
提供することにある。

【０００５】

【課題を解決するための手段】前記の目的を達成するた
めに本発明によるマルチプロセッサシステムは少なくと
も２個以上のプロセッサと、複数のプロセッサからアク
セスできるｎが１以上の整数とするｎ個以上の部分に分
割された主記憶装置と、前記複数のプロセッサからアク
セスでき前記主記憶装置の分割された各々の部分に対応
付けられたｎ個のセマフォレジスタと、前記セマフォレ
ジスタへの前記複数のプロセッサからのアクセスのうち
同時には１つのプロセッサからのアクセスのみを許可
し、また、リードアクセスの際には前記セマフォレジス
タの内容をプロセッサに出力し、その内容如何にかかわ
らず所定のセットデータを前記セマフォレジスタに書き
込むセマフォレジスタ制御回路と、前記主記憶装置への
前記複数のプロセッサからのアクセスのうち同時には１
つのプロセッサからのアクセスのみを許可する主記憶制
御装置とを備え、任意のプロセッサが主記憶装置をアク
セスする場合、対応のセマフォレジスタをリードし、リ
ードした値が前記所定のセットデータ以外であれば、前
記セマフォレジスタに対応する主記憶装置の領域の使用
権を獲得できるように構成する。

【０００６】

【実施例】以下、図面等を参照して本発明をさらに詳し
く説明する。図１は本発明によるマルチプロセッサシス
テムの構成を示す回路ブロック図である。複数のプロセ
ッサ１，２・・・ｎはそれぞれセマフォレジスタ制御回
路３を介してセマフォレジスタ５にアクセスできるよう
に構成されている。また、それぞれ主記憶制御回路４を
介して主記憶６にアクセスできるように構成されてい
る。

【０００７】図２は主記憶とセマフォレジスタとの関係
を示す図である。主記憶６の領域をｎ分割し、それに対
応づけてｎ個のセマフォレジスタ５を設けてある。図２
の例ではアドレス０〜ＦＦＦ，１０００〜１ＦＦＦ・・
・４０００〜４ＦＦＦの５個の領域に分割し、５個のセ
マフォレジスタ５を対応付けている。

【０００８】図３は図１のセマフォレジスタ制御回路の
実施例を示す回路ブロック図で、２つのプロセッサで主
記憶を共有する場合の例である。セマフォレジスタ制御
回路３はＣＰＵ（プロセッサ）１および２からのアクセ
スを制御する回路３ａ部分と、ＣＰＵ１および２に対す
るデータ，アドレス，リードライト（Ｒ／Ｗ）を選択し
たり、データを読出したり、ＲＥＡＤＹ信号を出力した
りする回路部分より構成されている。ＣＰＵ１および２
のアドレスバス，Ｒ／Ｗ線およびデータバスは選択回路
１１，１２および１３をそれぞれ介してセマフォレジス
タ５に接続されている。また、ＣＰＵ１および２に対す
るデータの読出はアンプ１４および１５によって行われ
る。さらにアンプ１６および１７を介してＣＰＵ１およ
び２に対するＲＥＡＤＹ信号も出力される。

【０００９】ＣＰＵ１および２からのアクセス信号はＦ
Ｆ（フリップフロップ回路）２０および２１にセットさ
れる。例えばＣＰＵ１からアクセスがあれば、アンドゲ
ート２７を介してＦＦ２８がセットされ、ＦＦ２８のセ
ット信号により選択回路１１，１２および１３はＣＰＵ
１側を選択する。同時にアンプ１６はＲＥＡＤＹ信号を
出力する。そして、インバータ回路２２を介してアンド
ゲート２３を閉じてＣＰＵ２からのアクセスを禁止す
る。一方、ＣＰＵ２からアクセスがある場合は、ＦＦ２
１がセットされ、アンドゲート２３，オアゲート２５，
アンドゲート２６を介してＦＦ２９がセットされる。Ｆ
Ｆ２９の出力によりインバータ回路２４はアンドゲート
２７を閉じ、ＣＰＵ１からのアクセスを禁止する。同時
にＦＦ２８をリセットし、このリセット信号により選択
回路１１，１２および１３はＣＰＵ２側を選択する。同
時にアンプ１７はＦＦ２９のセット信号によりＲＥＡＤ
Ｙ信号を出力する。

【００１０】図４は本発明によるマルチプロセッサシス
テムの制御手順を示すフローチャートであり、プロセッ
サ１が主記憶を使用要求した場合の例である。プロセッ
サ１が主記憶に対し使用要求信号を出力すると（Ｓ
１）、図３のアクセス制御回路３ａによってプロセッサ
２からのアクセスを禁止するとともにアクセス制御回路
３ａの出力によってプロセッサ１のアドレスバス，Ｒ／
Ｗ線およびデータバスを選択する。プロセッサ１からは
リード信号が入力され、プロセッサ１が指定したアドレ
ス（主記憶のある分割領域に対応するセマフォレジス
タ）よりデータを読み出す（Ｓ２）。プロセッサ１はデ
ータを読み出すと次にその内容の如何にかかわらず、ラ
イト信号を送出してセマフォレジスタ５をライトモード
にするとともにデータ「１」を同じアドレスに書き込む
（Ｓ３）。プロセッサ１は読み出したデータが「１」で
ある場合には要求拒否と判断し（Ｓ４）、アクセスを終
了する。読み出したデータが「０」である場合には要求
許可であると判断し（Ｓ５）、これによって主記憶制御
回路４を介して主記憶の上記セマフォレジスタ対応の領
域にアクセスする（Ｓ６）。プロセッサ１は主記憶に対
しアクセスを終了した時点で、上記セマフォレジスタを
書き込みモードにしてデータ「０」を書き込み使用権を
放棄する（Ｓ７）。

【００１１】図５（ａ）はプロセッサがセマフォレジス
タにアクセスして読出した後、そのセマフォレジスタに
データ「１」を書き込むハード構成の一例を示す図であ
る。読出アンプ１９は図３のアンプ１４または１５に対
応し、遅延回路１８およびオアゲート１８ａ，１８ｂは
選択回路１２および１３の前段に設けられている。図５
（ｂ）に示すようにリード信号が送出されると、セマフ
ォレジスタ５の内容が読出アンプ１９により読み出され
るとともに遅延回路１８によりリード信号が遅延させら
れてオアゲート１８ｂにライト信号として入力する。オ
アゲート１８ｂからはセマフォレジスタ５に対しライト
信号が入力し、オアゲート１８ａを介してデータ「１」
が書き込まれる。そして、主記憶アクセス終了後にはラ
イト信号が送出され、セマフォレジスタ５にデータ
「０」が書き込まれる。

【００１２】図６はプロセッサ１および２に対する処理
の流れを示すタイムチャートである。プロセッサ１がア
クセスされてリードモードになると、図５（ａ）の回路
によってリードモードの後、ハード的にライトモードに
なる。したがってプロセッサ１から送り出されるアドレ
ス信号はリードモード時の１回だけである。プロセッサ
２から引き続いてアクセス要求がある場合、ハード的ラ
イトが終了後、プロセッサ２がアクセス可能となる。

【００１３】

【発明の効果】本発明によるマルチプロセッサシステム
は、以上のように構成されているので以下のような利点
を有する。まず、セマフォレジスタのリードがそのまま
ＴＡＳ処理に相当するため、従来は図４の一点鎖線で囲
んだようなアドレスチェックを行う必要があったが、そ
の必要がなく回路構成が簡易になる。また、主記憶の分
割した領域に対応させてセマフォレジスタを用意するの
みで良いので、簡単な回路の増設で対応できる。図９に
従来のセマフォレジスタの書き込み読出しの構成を示す
が、図５に示すように分割した領域の数のセマフォレジ
スタと、遅延回路およびオア回路の増設で対応できる。
さらにＴＡＳ処理時に他のアクセスを禁止するためのバ
スロック機構が不要になる。図３の本発明によるセマフ
ォレジスタ制御回路のアドレス制御回路３ａと図７の従
来のアドレス制御回路を比較すると明らかなように、図
３からは図７に示すＣＰＵ１ーＬＯＣＫおよびＣＰＵ２
ーＬＯＣＫに関連する回路、すなわち、ＦＦ２１，３
０，３６，アンドゲート３３，３５，オアゲート３４等
の回路部が削除される。なお、ＬＯＣＫ信号を送出する
側のＬＯＣＫ信号発生回路も勿論削除できる。従来技術
では図８に示すように例えばＣＰＵ１のアクセスでリー
ドサイクルになった後、ＣＰＵ１にロックする信号を送
出し、その後ライトサイクルになる。そして、ＣＰＵ２
からアクセス要求があった場合に上記ライトサイクルの
後にアクセスできるようになっている。しかし、本発明
によれば、図６から明らかなようにＴＡＳ処理が１回の
レジスタリードのみで実現できるので、システムとして
のパフォーマンスを高めることができる。

【図面の簡単な説明】

【図１】本発明によるマルチプロセッサシステムの構成
を示す回路ブロック図である。

【図２】主記憶とセマフォレジスタとの関係を示す図で
ある。

【図３】図１のセマフォレジスタ制御回路の実施例を示
す回路ブロック図である。

【図４】本発明によるマルチプロセッサシステムの制御
手順を示すフローチャートである。

【図５】セマフォレジスタの読出し書込みのハード構成
を説明するための図である。

【図６】プロセッサ１および２に対する処理の流れを示
すタイムチャートである。

【図７】従来のアドレス制御回路の例を示す回路図であ
る。

【図８】プロセッサがアクセスする場合の従来の動作サ
イクルを説明するための図である。

【図９】従来のセマフォレジスタの読出し書込みの構成
を示す回路図である。

【符号の説明】

１，２…プロセッサ ３…セマフォレジスタ制御回路 ４…主記憶制御回路 ５…セマフォレジスタ ６…主記憶 １１，１２，１３…選択回路 １４，１５，１６，１７…アンプ １８…遅延回路 ２０，２１，２８，２９…ＦＦ ２２，２４…インバータ回路 ２３，２６，２７…アンドゲート ２５…オアゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 少なくとも２個以上のプロセッサと、 複数のプロセッサからアクセスできるｎが１以上の整数
   とするｎ個以上の部分に分割された主記憶装置と、 前記複数のプロセッサからアクセスでき前記主記憶装置
   の分割された各々の部分に対応付けられたｎ個のセマフ
   ォレジスタと、 前記セマフォレジスタへの前記複数のプロセッサからの
   アクセスのうち同時には１つのプロセッサからのアクセ
   スのみを許可し、また、リードアクセスの際には前記セ
   マフォレジスタの内容をプロセッサに出力し、その内容
   如何にかかわらず所定のセットデータを前記セマフォレ
   ジスタに書き込むセマフォレジスタ制御回路と、 前記主記憶装置への前記複数のプロセッサからのアクセ
   スのうち同時には１つのプロセッサからのアクセスのみ
   を許可する主記憶制御装置とを備え、 任意のプロセッサが主記憶装置をアクセスする場合、対
   応のセマフォレジスタをリードし、リードした値が前記
   所定のセットデータ以外であれば、前記セマフォレジス
   タに対応する主記憶装置の領域の使用権を獲得できるよ
   うに構成したことを特徴とするマルチプロセッサシステ
   ム。