JP2852149B2 - セマフォビット回路 - Google Patents
セマフォビット回路Info
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Description
【０００１】
【産業上の利用分野】本発明はセマフォビット回路に関
し、特に２つのプロセッサが１つのメモリを共有する場
合にプロセッサのメモリアクセスの競合を防ぐセマフォ
ビット回路に関する。
し、特に２つのプロセッサが１つのメモリを共有する場
合にプロセッサのメモリアクセスの競合を防ぐセマフォ
ビット回路に関する。
【０００２】
【従来の技術】図６は、１つのメモリ７４を共有するプ
ロセッサを２つ有する環境で、２つのプロセッサ７０，
７１が同時にメモリアクセスを実行しないように制御す
るセマフォビット７２を示すブロック図である。第１，
第２のプロセッサ７０，７１，共有メモリ７４は、デー
タバス７３で接続されている。
ロセッサを２つ有する環境で、２つのプロセッサ７０，
７１が同時にメモリアクセスを実行しないように制御す
るセマフォビット７２を示すブロック図である。第１，
第２のプロセッサ７０，７１，共有メモリ７４は、デー
タバス７３で接続されている。
【０００３】図７は、図６のセマフォビット７２に関す
る従来の動作を示した流れ図である。図７において、ま
ずプロセッサ７０がメモリアクセスを実行しようとした
時に、プロセッサ７１がメモリアクセスを実行していな
いか確かめるために、セマフォビット７２に対して
〔１〕を書込む（図７のＴ１状態）。次にそのセマフォ
ビット７２の地を読みだす（図７のＴ２状態）。そして
読みだした値を判定し（図７の状態Ｔ３）、〔１〕なら
ばプロセッサ７１がメモリアクセスを実行していない状
態と判断し、メモリアクセスを実行する（図７のＴ４状
態）。そして終了したらセマフォビット７２に対して
る従来の動作を示した流れ図である。図７において、ま
ずプロセッサ７０がメモリアクセスを実行しようとした
時に、プロセッサ７１がメモリアクセスを実行していな
いか確かめるために、セマフォビット７２に対して
〔１〕を書込む（図７のＴ１状態）。次にそのセマフォ
ビット７２の地を読みだす（図７のＴ２状態）。そして
読みだした値を判定し（図７の状態Ｔ３）、〔１〕なら
ばプロセッサ７１がメモリアクセスを実行していない状
態と判断し、メモリアクセスを実行する（図７のＴ４状
態）。そして終了したらセマフォビット７２に対して
〔０〕を書込み、自身のアクセスが終了したことを示す
（図７のＴ５状態）。
（図７のＴ５状態）。
【０００４】しかし、読みだした値が
〔０〕だった場合
は、プロセッサ７１がメモリアクセス中と判断し、また
セマフォビット７２に対して〔１〕を書込み（図７のＴ
１状態）、読みだし（図７のＴ２状態）、判定する（図
７のＴ３状態）という動作をプロセッサ７１のメモリア
クセスが終了するまで（読みだした値が〔１〕になるま
で）繰返し、
は、プロセッサ７１がメモリアクセス中と判断し、また
セマフォビット７２に対して〔１〕を書込み（図７のＴ
１状態）、読みだし（図７のＴ２状態）、判定する（図
７のＴ３状態）という動作をプロセッサ７１のメモリア
クセスが終了するまで（読みだした値が〔１〕になるま
で）繰返し、
〔０〕を読み出したら自身のメモリアクセ
スを開始する。
スを開始する。
【０００５】この動作を回路にしたのが図８で、そのタ
イミングチャートが図９である。図８，図９において、
データバス４３は、プロセッサ７０がメモリアクセスを
行ないたい時、これに〔１〕を出力し、その後読みだし
てプロセッサ７１のメモリアクセスの状況を判定するも
のである。ラッチ４１はデータバス４３の値を一定保持
しておくもので、この出力信号が〔１〕の時ＡＮＤ回路
４８を禁止状態にして、ラッチ４７へのデータバス５０
の書込みを禁止し、
イミングチャートが図９である。図８，図９において、
データバス４３は、プロセッサ７０がメモリアクセスを
行ないたい時、これに〔１〕を出力し、その後読みだし
てプロセッサ７１のメモリアクセスの状況を判定するも
のである。ラッチ４１はデータバス４３の値を一定保持
しておくもので、この出力信号が〔１〕の時ＡＮＤ回路
４８を禁止状態にして、ラッチ４７へのデータバス５０
の書込みを禁止し、
〔０〕を書込む。ライト信号４４は
ラッチ４１へデータバス４３のデータを書込む信号であ
る。リード信号４５は、出力バッファ４６を導通させ、
データバス４３にラッチ４１の出力を読みだすことを許
可する信号である。データバス５０，ラッチ４７，ライ
ト信号５１，リード信号５２についても同様の機能を有
する。
ラッチ４１へデータバス４３のデータを書込む信号であ
る。リード信号４５は、出力バッファ４６を導通させ、
データバス４３にラッチ４１の出力を読みだすことを許
可する信号である。データバス５０，ラッチ４７，ライ
ト信号５１，リード信号５２についても同様の機能を有
する。
【０００６】プロセッサ７０がメモリアクセスを実行を
するためには、まずデータバス４３に〔１〕を出力し、
ライト信号４４を〔１〕にして、ラッチ４１に対して
〔１〕の書込みを行なう（図９の状態Ａ１）。この時に
ラッチ４１の入力は、ラッチ４７の出力が
するためには、まずデータバス４３に〔１〕を出力し、
ライト信号４４を〔１〕にして、ラッチ４１に対して
〔１〕の書込みを行なう（図９の状態Ａ１）。この時に
ラッチ４１の入力は、ラッチ４７の出力が
〔０〕である
と、ラッチ４１には〔１〕が書込まれる。
と、ラッチ４１には〔１〕が書込まれる。
【０００７】ラッチ４１に書込まれた値は、リード信号
４５を〔１〕にすることで読みだされ（図９の状態Ａ
２）、プロセッサ１０内でメモリアクセス可（１）、不
可（０）の判定を行ない、可ならばプロセッサ７０はメ
モリアクセスを実行し、終了したらデータバス４３を
４５を〔１〕にすることで読みだされ（図９の状態Ａ
２）、プロセッサ１０内でメモリアクセス可（１）、不
可（０）の判定を行ない、可ならばプロセッサ７０はメ
モリアクセスを実行し、終了したらデータバス４３を
〔０〕にし、ライト信号４４を〔１〕にしてメモリアク
セスが終了したことを示す（図９の状態Ａ５）。もし、
プロセッサ７０が先に述べた動作で、メモリアクセスを
実行中（図９のＡ２〜４状態）にプロセッサ７１がメモ
リアクセスを要求した場合の動作は、プロセッサ７１は
データバス５０に〔１〕を出力し、ライト信号５１を
〔１〕にして、ラッチＢ４７に〔１〕の書込みを行なう
（図９の状態Ｂ１）。この場合ラッチ４１の出力は、プ
ロセッサ７０がメモリアクセス中なので〔１〕であるた
め、ＡＮＤ回路４８によりラッチ４７には
セスが終了したことを示す（図９の状態Ａ５）。もし、
プロセッサ７０が先に述べた動作で、メモリアクセスを
実行中（図９のＡ２〜４状態）にプロセッサ７１がメモ
リアクセスを要求した場合の動作は、プロセッサ７１は
データバス５０に〔１〕を出力し、ライト信号５１を
〔１〕にして、ラッチＢ４７に〔１〕の書込みを行なう
（図９の状態Ｂ１）。この場合ラッチ４１の出力は、プ
ロセッサ７０がメモリアクセス中なので〔１〕であるた
め、ＡＮＤ回路４８によりラッチ４７には
〔０〕が書込
まれる。
まれる。
【０００８】ラッチＢ４７にラッチされた値はリード信
号Ｂ５２を〔１〕にすることで読みだされ（図９の状態
Ｂ２）、プロセッサ７１内でメモリアクセス可（１）、
不可（０）の判定を行なう。この場合は不可（０）の状
態であるため、またデータバス５０とライト信号５１を
〔１〕にし、ラッチ４７に対して書込みを行ない、読み
だし、判断するという一連の動作（図９の状態Ｂ１〜
３）をラッチ４１の出力が
号Ｂ５２を〔１〕にすることで読みだされ（図９の状態
Ｂ２）、プロセッサ７１内でメモリアクセス可（１）、
不可（０）の判定を行なう。この場合は不可（０）の状
態であるため、またデータバス５０とライト信号５１を
〔１〕にし、ラッチ４７に対して書込みを行ない、読み
だし、判断するという一連の動作（図９の状態Ｂ１〜
３）をラッチ４１の出力が
〔０〕になるまで行ない、そ
の後自身のメモリアクセスを行なう。
の後自身のメモリアクセスを行なう。
【０００９】
【発明が解決しようとする課題】一方のプロセッサのメ
モリアクセス実行中に、その終了判定を他方のプロセッ
サが行なう時に、毎回書込み、読み出し、判断という動
作を必要とするために、一方のプロセッサがメモリアク
セスを終了した後、他方のプロセッサが終了したと判断
するのに時間がかかり、メモリアクセス応答時間が遅く
なる欠点がある。
モリアクセス実行中に、その終了判定を他方のプロセッ
サが行なう時に、毎回書込み、読み出し、判断という動
作を必要とするために、一方のプロセッサがメモリアク
セスを終了した後、他方のプロセッサが終了したと判断
するのに時間がかかり、メモリアクセス応答時間が遅く
なる欠点がある。
【００１０】本発明の目的は、前記欠点を解決し、メモ
リアクセス応答時間が遅くならないようにしたセマフォ
ビット回路を提供することにある。
リアクセス応答時間が遅くならないようにしたセマフォ
ビット回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、第１，
第２のマイクロプロセッサに共有される１個のメモリに
対して前記マイクロプロセッサによるアクセス競合を防
ぐためのセマフォビット回路において、前記第１，第２
のマイクロプロセッサによってそれぞれ内容が書きかえ
られるメモリアクセス要求を記憶する第１，第２の記憶
回路と、第２の記憶回路がメモリアクセス要求を記憶し
ていない（以降ディスエーブル状態と記す）で第１の記
憶回路メモリアクセス要求が記憶された（以降イネーブ
ル状態と記す）に設定された時及び第２の記憶回路にデ
ィスエーブル状態が設定された時に第１のマイクロプロ
セッサにメモリアクセス権があるという状態に設定され
るが、第１の記憶回路がディスエーブル状態で第２の記
憶回路がイネーブル状態に設定された時及び第１の記憶
回路にディスエーブル状態が設定された時に第２のマイ
クロプロセッサにメモリアクセス権があるという状態に
設定される第３の記憶回路と、第１のマイクロプロセッ
サが第１の記憶回路の内容を読み出した時に第３の記憶
回路が第１のマイクロプロセッサのイネーブル状態を記
憶している時は第１の記憶回路の内容をそのまま読み出
すが、第３の記憶回路が第２のマイクロプロセッサがイ
ネーブル状態であると記憶している時はディスエーブル
状態を読み出す第１の読み出し回路と、第２のマイクロ
プロセッサが第２の記憶回路の内容を読み出した時に第
３の記憶回路が第２のマイクロプロセッサのイネーブル
状態を記憶している時は第２の記憶回路の内容をそのま
ま読み出すが、第３の記憶回路が第１のマイクロプロセ
ッサがディスエーブル状態であると記憶している時はデ
ィスエーブル状態を読み出す第２の読み出し回路とを備
えたことを特徴とする。
第２のマイクロプロセッサに共有される１個のメモリに
対して前記マイクロプロセッサによるアクセス競合を防
ぐためのセマフォビット回路において、前記第１，第２
のマイクロプロセッサによってそれぞれ内容が書きかえ
られるメモリアクセス要求を記憶する第１，第２の記憶
回路と、第２の記憶回路がメモリアクセス要求を記憶し
ていない（以降ディスエーブル状態と記す）で第１の記
憶回路メモリアクセス要求が記憶された（以降イネーブ
ル状態と記す）に設定された時及び第２の記憶回路にデ
ィスエーブル状態が設定された時に第１のマイクロプロ
セッサにメモリアクセス権があるという状態に設定され
るが、第１の記憶回路がディスエーブル状態で第２の記
憶回路がイネーブル状態に設定された時及び第１の記憶
回路にディスエーブル状態が設定された時に第２のマイ
クロプロセッサにメモリアクセス権があるという状態に
設定される第３の記憶回路と、第１のマイクロプロセッ
サが第１の記憶回路の内容を読み出した時に第３の記憶
回路が第１のマイクロプロセッサのイネーブル状態を記
憶している時は第１の記憶回路の内容をそのまま読み出
すが、第３の記憶回路が第２のマイクロプロセッサがイ
ネーブル状態であると記憶している時はディスエーブル
状態を読み出す第１の読み出し回路と、第２のマイクロ
プロセッサが第２の記憶回路の内容を読み出した時に第
３の記憶回路が第２のマイクロプロセッサのイネーブル
状態を記憶している時は第２の記憶回路の内容をそのま
ま読み出すが、第３の記憶回路が第１のマイクロプロセ
ッサがディスエーブル状態であると記憶している時はデ
ィスエーブル状態を読み出す第２の読み出し回路とを備
えたことを特徴とする。
【００１２】
【実施例】図１は本発明の第１の実施例のセマフォビッ
ト回路の動作を示した流れ図である。
ト回路の動作を示した流れ図である。
【００１３】図１において、本実施例では、一方のプロ
セッサのみがメモリアクセスを実行しようとした場合
は、従来例と同様の動作を行なうが、一方のプロセッサ
がメモリアクセスを実行中、他方のプロセッサがその終
了判定を行なう時の動作に特徴がある（図１状態Ｔ１〜
Ｔ３）。
セッサのみがメモリアクセスを実行しようとした場合
は、従来例と同様の動作を行なうが、一方のプロセッサ
がメモリアクセスを実行中、他方のプロセッサがその終
了判定を行なう時の動作に特徴がある（図１状態Ｔ１〜
Ｔ３）。
【００１４】即ち、プロセッサ７０がメモリアクセスを
実行中、プロセッサ７１もメモリアクセスを実行しよう
とする時、最初の１回目のプロセッサ７１の動作は、従
来例と同様にセマフォビットに〔１〕を書込み（図１状
態Ｔ１）、読みだし（図１状態Ｔ２）、判定（図１状態
Ｔ３）という動作を行なうが、２回目以降は読みだし
（図１状態Ｔ２）、判定（図１状態Ｔ３）、という動作
で済むようになっている。
実行中、プロセッサ７１もメモリアクセスを実行しよう
とする時、最初の１回目のプロセッサ７１の動作は、従
来例と同様にセマフォビットに〔１〕を書込み（図１状
態Ｔ１）、読みだし（図１状態Ｔ２）、判定（図１状態
Ｔ３）という動作を行なうが、２回目以降は読みだし
（図１状態Ｔ２）、判定（図１状態Ｔ３）、という動作
で済むようになっている。
【００１５】この動作を実現した回路が図２で、そのタ
イミング図が図３である。
イミング図が図３である。
【００１６】図２、図３において、データバス９は、プ
ロセッサ７０がメモリアクセスを行ないたい時、これに
〔１〕を出力してラッチ８に書込み、その後読みだして
メモリアクセスを実行出来るか、出来ないかを判定する
ものである。ラッチ８はデータバス９の値を一時保持し
ておくものである。
ロセッサ７０がメモリアクセスを行ないたい時、これに
〔１〕を出力してラッチ８に書込み、その後読みだして
メモリアクセスを実行出来るか、出来ないかを判定する
ものである。ラッチ８はデータバス９の値を一時保持し
ておくものである。
【００１７】ライト信号１０はラッチ８への書込みを許
可する信号である。リード信号１１は、ＡＮＤ回路１３
及び出力バッファ１２を介してデータバス９にメモリア
クセス実行可または不可の信号を読みだすことを許可す
る信号である。データバス１７、ラッチ１４、ライト信
号１８、リード信号１９についても同様の機能を有す
る。ＲＳラッチ１は２つのプロセッサのメモリアクセス
の状態を入力し、入力Ｓが
可する信号である。リード信号１１は、ＡＮＤ回路１３
及び出力バッファ１２を介してデータバス９にメモリア
クセス実行可または不可の信号を読みだすことを許可す
る信号である。データバス１７、ラッチ１４、ライト信
号１８、リード信号１９についても同様の機能を有す
る。ＲＳラッチ１は２つのプロセッサのメモリアクセス
の状態を入力し、入力Ｓが
〔０〕で入力Ｒが
〔０〕の
時、出力Ｑは前の値を保持し、入力Ｓが〔１〕で入力Ｒ
が
時、出力Ｑは前の値を保持し、入力Ｓが〔１〕で入力Ｒ
が
〔０〕の時、出力Ｑは〔１〕を出力、入力Ｓが
〔０〕
で入力Ｒが〔１〕の時、出力Ｑは
で入力Ｒが〔１〕の時、出力Ｑは
〔０〕を出力してラッ
チ８とラッチ１４の出力値を制御する。
チ８とラッチ１４の出力値を制御する。
【００１８】ＲＳラッチ１への入力で、入力Ｒへの信号
はＡＮＤ回路５，７、ＯＲ回路６で構成され、プロセッ
サ７０がメモリアクセスを終了した時または、プロセッ
サ７１がメモリアクセスを要求し、プロセッサ７０がメ
モリアクセスを実行していない時に〔１〕になる。入力
Ｓへの信号はＡＮＤ回路２，４、ＯＲ回路３で構成さ
れ、プロセッサ７１がメモリアクセスを終了した時、ま
たはプロセッサ７０がメモリアクセスを要求し、プロセ
ッサ７１がメモリアクセスを実行しない時に〔１〕にな
るようになっている。それ以外の時は両方とも
はＡＮＤ回路５，７、ＯＲ回路６で構成され、プロセッ
サ７０がメモリアクセスを終了した時または、プロセッ
サ７１がメモリアクセスを要求し、プロセッサ７０がメ
モリアクセスを実行していない時に〔１〕になる。入力
Ｓへの信号はＡＮＤ回路２，４、ＯＲ回路３で構成さ
れ、プロセッサ７１がメモリアクセスを終了した時、ま
たはプロセッサ７０がメモリアクセスを要求し、プロセ
ッサ７１がメモリアクセスを実行しない時に〔１〕にな
るようになっている。それ以外の時は両方とも
〔０〕に
なる。
なる。
【００１９】プロセッサ７０がメモリアクセスの実行を
するために、まずデータバス９に〔１〕を出力し、ライ
ト信号１０を〔１〕にする（図３状態Ｃ１）。この時Ｒ
Ｓラッチ１の入力はプロセッサＢは何も動作していない
ので、入力Ｓが〔１〕になり、入力Ｒが
するために、まずデータバス９に〔１〕を出力し、ライ
ト信号１０を〔１〕にする（図３状態Ｃ１）。この時Ｒ
Ｓラッチ１の入力はプロセッサＢは何も動作していない
ので、入力Ｓが〔１〕になり、入力Ｒが
〔０〕になるた
め、出力Ｑは〔１〕になる。
め、出力Ｑは〔１〕になる。
【００２０】ラッチ８に書込まれた値はリード信号１１
を〔１〕にすることで読みだされ（図３状態Ｃ２）、そ
の後プロセッサ７０内で判定を行なう。この場合は、Ｒ
Ｓラッチ１の出力が〔１〕なのでラッチ８の値はマスク
されず、読みだされる値はラッチ８の出力〔１〕で、メ
モリアクセスを行なえると判断する。
を〔１〕にすることで読みだされ（図３状態Ｃ２）、そ
の後プロセッサ７０内で判定を行なう。この場合は、Ｒ
Ｓラッチ１の出力が〔１〕なのでラッチ８の値はマスク
されず、読みだされる値はラッチ８の出力〔１〕で、メ
モリアクセスを行なえると判断する。
【００２１】この時に、プロセッサ７１もメモリアクセ
スを実行しようとすると、まずデータバス１７に〔１〕
を書込み、ライト信号１８を〔１〕にしてラッチ１４に
対して書込みを行なう（図３状態Ｄ１）。この時のＲＳ
ラッチ１は、プロセッサ７０がメモリアクセス実行中の
ため、入力Ｓ、Ｒともに
スを実行しようとすると、まずデータバス１７に〔１〕
を書込み、ライト信号１８を〔１〕にしてラッチ１４に
対して書込みを行なう（図３状態Ｄ１）。この時のＲＳ
ラッチ１は、プロセッサ７０がメモリアクセス実行中の
ため、入力Ｓ、Ｒともに
〔０〕になり、出力Ｑは前の状
態〔１〕を保持する。続いて、リード信号１９を〔１〕
にしてラッチ１４の出力を読みだし（図３状態Ｄ２）、
その後プロセッサ７１内で判断する。
態〔１〕を保持する。続いて、リード信号１９を〔１〕
にしてラッチ１４の出力を読みだし（図３状態Ｄ２）、
その後プロセッサ７１内で判断する。
【００２２】この場合、ラッチ１４の出力はＡＮＤ回路
１５によりＲＳラッチ１の出力Ｑでマスクされるため、
読みだした値は
１５によりＲＳラッチ１の出力Ｑでマスクされるため、
読みだした値は
〔０〕で、メモリアクセスは実行出来な
いと判断し、よって一方のプロセッサのメモリアクセス
が終了するのを、読みだし、判定の動作をして待つ。こ
の終了判定の動作は、１回目のラッチ１４への書込みを
保持しておき、その値を、２つのプロセッサの動作状況
を判断するＲＳラッチ１の出力で制御するため、毎回の
書込み動作が不用になり、リード信号１８を〔１〕にし
て、その値を読みだし、プロセッサ７１内で判断すると
いう動作のみで済む。
いと判断し、よって一方のプロセッサのメモリアクセス
が終了するのを、読みだし、判定の動作をして待つ。こ
の終了判定の動作は、１回目のラッチ１４への書込みを
保持しておき、その値を、２つのプロセッサの動作状況
を判断するＲＳラッチ１の出力で制御するため、毎回の
書込み動作が不用になり、リード信号１８を〔１〕にし
て、その値を読みだし、プロセッサ７１内で判断すると
いう動作のみで済む。
【００２３】プロセッサ７０がメモリアクセスを終了す
る時は、データバス９に
る時は、データバス９に
〔０〕を出力し、ライト信号１
０を〔１〕にして終了したことを示す。この時ＲＳラッ
チ１は、プロセッサ７０がメモリアクセスを終了したた
め、入力Ｓが
０を〔１〕にして終了したことを示す。この時ＲＳラッ
チ１は、プロセッサ７０がメモリアクセスを終了したた
め、入力Ｓが
〔０〕、入力Ｒが〔１〕になることによ
り、出力Ｑが
り、出力Ｑが
〔０〕になる。すると、今度はラッチ８の
出力がマスクされ、ラッチ１４の出力がそのまま読みだ
されることにより、プロセッサ７１のメモリアクセスを
実行することが出来る。そしてそのメモリアクセスを実
行し、終了したら、プロセッサ７１はデータバス１７に
出力がマスクされ、ラッチ１４の出力がそのまま読みだ
されることにより、プロセッサ７１のメモリアクセスを
実行することが出来る。そしてそのメモリアクセスを実
行し、終了したら、プロセッサ７１はデータバス１７に
〔０〕を出力し、ライト信号１８を〔１〕にして自身の
メモリアクセスが終了したことを示す。
メモリアクセスが終了したことを示す。
【００２４】次に本発明の第２の実施例を、図４，図５
を用いて説明する。
を用いて説明する。
【００２５】前記第１の実施例は、メモリアクセスを要
求する時にデータバスに〔１〕を書込み、読みだした値
が〔１〕ならばメモリアクセスを実行するが、本実施例
ではＡＮＤゲートをＮＡＮＤゲート３３，３６に変え、
データバスの書込時にインバータ２８，３５を付加する
ことにより、
求する時にデータバスに〔１〕を書込み、読みだした値
が〔１〕ならばメモリアクセスを実行するが、本実施例
ではＡＮＤゲートをＮＡＮＤゲート３３，３６に変え、
データバスの書込時にインバータ２８，３５を付加する
ことにより、
〔０〕を書込み、読みだした値が
〔０〕な
らば、メモリアクセスを行なうような不論理でも実現出
来るようにした。
らば、メモリアクセスを行なうような不論理でも実現出
来るようにした。
【００２６】本実施例は、第１の実施例とラッチ２７と
ラッチ３４とに書込もうとする値が逆の値であることが
異なるだけで、他の動作は同様であるので説明を省略す
る。
ラッチ３４とに書込もうとする値が逆の値であることが
異なるだけで、他の動作は同様であるので説明を省略す
る。
【００２７】
【発明の効果】以上説明したように、本発明は、一プロ
セッサのメモリアクセス実行中にその終了判定を他のプ
ロセッサが行なう時に、２回目以降の判定動作を、読み
出し、判断という動作だけで実現できるため、一プロセ
ッサがメモリアクセスを終了した後、他のプロセッサが
終了したと判断するまでの時間が短縮でき、メモリアク
セス応答時間が早くなる効果がある。
セッサのメモリアクセス実行中にその終了判定を他のプ
ロセッサが行なう時に、２回目以降の判定動作を、読み
出し、判断という動作だけで実現できるため、一プロセ
ッサがメモリアクセスを終了した後、他のプロセッサが
終了したと判断するまでの時間が短縮でき、メモリアク
セス応答時間が早くなる効果がある。
【図１】本発明の第１の実施例のセマフォビット回路の
動作の流れ図である。
動作の流れ図である。
【図２】図１の実施例のセマフォビットを実現した回路
図である。
図である。
【図３】図２の回路のタイミング図である。
【図４】本発明の第２の実施例のセマフォビットを実現
した回路図である。
した回路図である。
【図５】図４の回路のタイミング図である。
【図６】メモリ共有の２つのプロセッサのシステムを示
すブロック図である。
すブロック図である。
【図７】従来のセマフォビット回路の動作の流れ図であ
る。
る。
【図８】図７のセマフォビットの回路図である。
【図９】図８の回路のタイミング図である。
１，２０ ＲＳラッチ ２，４，５，７，１３，１５，２１，２３，２４，２
６，４２，４８ ＡＮＤ回路 ３，６，２２，２５ ＯＲ回路 ８，１４，２７，３４，４１，４７ ラッチ ９，１７，２９，３８，４３，５０ データバス １０，１８，３０，３９，４８，５１ ライト信号 １１，１９，３１，４０，４５，５２ リード信号 １２，１６ 出力バッファ ２８，３２，３５，３７，４６，４９ インバータ回
路 ７０，７１ マイクロプロセッサ ７２，８０，８１，８２ セマフォビット ７３ データバス ７４ 共有メモリ
６，４２，４８ ＡＮＤ回路 ３，６，２２，２５ ＯＲ回路 ８，１４，２７，３４，４１，４７ ラッチ ９，１７，２９，３８，４３，５０ データバス １０，１８，３０，３９，４８，５１ ライト信号 １１，１９，３１，４０，４５，５２ リード信号 １２，１６ 出力バッファ ２８，３２，３５，３７，４６，４９ インバータ回
路 ７０，７１ マイクロプロセッサ ７２，８０，８１，８２ セマフォビット ７３ データバス ７４ 共有メモリ
フロントページの続き (56)参考文献 特開 昭63−251854（ＪＰ，Ａ) 特開 昭52−101940（ＪＰ，Ａ) 特開 平２−144656（ＪＰ，Ａ) 特開 平２−288939（ＪＰ，Ａ) 特開 昭60−118961（ＪＰ，Ａ) 特開 昭61−183770（ＪＰ，Ａ) 特開 平１−169559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 G06F 15/16 350
Claims (2)
- 【請求項１】 第１，第２のマイクロプロセッサに共有
される１個のメモリに対して前記マイクロプロセッサに
よるアクセス競合を防ぐためのセマフォビット回路にお
いて、前記第１，第２のマイクロプロセッサによってそ
れぞれ内容が書きかえられるメモリアクセス要求を記憶
する第１，第２の記憶回路と、前記第２の記憶回路が前
記メモリアクセス要求を記憶していないいわゆるディス
エーブル状態で前記第１の記憶回路に前記メモリアクセ
ス要求が記憶されたいわゆるイネーブル状態に設定され
た時及び前記第２の記憶回路にディスエーブル状態が設
定された時に前記第１のマイクロプロセッサにメモリア
クセス権があるという状態に設定され、かつ前記第１の
記憶回路がディスエーブル状態で前記第２の記憶回路が
イネーブル状態に設定された時及び前記第１の記憶回路
にディスエーブル状態が設定された時に前記第２のマイ
クロプロセッサに前記メモリアクセス権があるという状
態に設定される第３の記憶回路と、前記第１のマイクロ
プロセッサが前記第１の記憶回路の内容を読み出した時
に前記第３の記憶回路が前記第１のマイクロプロセッサ
のイネーブル状態を記憶している時は前記第１の記憶回
路の内容をそのまま読み出し、かつ前記第３の記憶回路
が前記第２のマイクロプロセッサがイネーブル状態であ
ると記憶している時はディスエーブル状態を読み出す前
記第１の読み出し回路と、前記第２のマイクロプロセッ
サが前記第２の記憶回路の内容を読み出した時に前記第
３の記憶回路が前記第２のマイクロプロセッサのイネー
ブル状態を記憶している時は前記第２の記憶回路の内容
をそのまま読み出し、かつ前記第３の記憶回路が前記第
１のマイクロプロセッサがディスエーブル状態であると
記憶している時はディスエーブル状態を読み出す前記第
２の読み出し回路とを備えたことを特徴とするセマフォ
ビット回路。 - 【請求項２】 第１，第２の記憶回路がＤ型フリップ・
フロップ、第３の記憶回路がＲＳ型フリップ・フロップ
である請求項１記載のセマフォビット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28530391A JP2852149B2 (ja) | 1991-10-31 | 1991-10-31 | セマフォビット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28530391A JP2852149B2 (ja) | 1991-10-31 | 1991-10-31 | セマフォビット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127974A JPH05127974A (ja) | 1993-05-25 |
| JP2852149B2 true JP2852149B2 (ja) | 1999-01-27 |
Family
ID=17689784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28530391A Expired - Fee Related JP2852149B2 (ja) | 1991-10-31 | 1991-10-31 | セマフォビット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852149B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6129976B2 (ja) * | 2012-10-04 | 2017-05-17 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高効率アトミック演算を使用した方法および装置 |
-
1991
- 1991-10-31 JP JP28530391A patent/JP2852149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05127974A (ja) | 1993-05-25 |
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| JPH0330899B2 (ja) |
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