JPH0259495B2 - - Google Patents
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- JPH0259495B2 JPH0259495B2 JP7041884A JP7041884A JPH0259495B2 JP H0259495 B2 JPH0259495 B2 JP H0259495B2 JP 7041884 A JP7041884 A JP 7041884A JP 7041884 A JP7041884 A JP 7041884A JP H0259495 B2 JPH0259495 B2 JP H0259495B2
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- 230000010365 information processing Effects 0.000 claims description 44
- 239000000872 buffer Substances 0.000 claims description 23
- 230000002457 bidirectional effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 206010016531 fetishism Diseases 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は拡張Ｉ／Ｏ装置を付加した情報処理装
置に関する。
置に関する。
（従来技術）
一般に、情報処理装置本体に拡張Ｉ／Ｏ装置を
付加する場合は、既に情報処理装置本体に存在す
るＩ／Ｏのアドレスを避けて拡張Ｉ／Ｏ装置のア
ドレスを決定する方法か、あるいは拡張Ｉ／Ｏ装
置を接続したとき拡張Ｉ／Ｏ装置のアドレスと重
複する情報処理装置本体内のＩ／Ｏを禁止する方
法という２つの方法が考えられる。
付加する場合は、既に情報処理装置本体に存在す
るＩ／Ｏのアドレスを避けて拡張Ｉ／Ｏ装置のア
ドレスを決定する方法か、あるいは拡張Ｉ／Ｏ装
置を接続したとき拡張Ｉ／Ｏ装置のアドレスと重
複する情報処理装置本体内のＩ／Ｏを禁止する方
法という２つの方法が考えられる。
前者の方法では、情報処理装置によつて、使用
していないＩ／Ｏアドレスがまちまちであり、特
に、拡張Ｉ／Ｏ装置と、拡張Ｉ／Ｏ装置を制御す
るプログラムを多重の情報処理装置本体に付加し
ようとする場合、大きな問題となつていた。すな
わち、ある情報処理装置本体を対象に拡張Ｉ／Ｏ
装置を決定してしまうと、他の情報処理装置本体
に使えないことが多かつた。
していないＩ／Ｏアドレスがまちまちであり、特
に、拡張Ｉ／Ｏ装置と、拡張Ｉ／Ｏ装置を制御す
るプログラムを多重の情報処理装置本体に付加し
ようとする場合、大きな問題となつていた。すな
わち、ある情報処理装置本体を対象に拡張Ｉ／Ｏ
装置を決定してしまうと、他の情報処理装置本体
に使えないことが多かつた。
第１図は従来の情報処理装置の一例の要部のブ
ロツク図である。
ロツク図である。
第１図において、１は情報処理本体、２は拡張
Ｉ／Ｏ装置である。前述のように、後者の方法で
は情報処理装置本体１に拡張Ｉ／Ｏ装置２を付加
した場合、拡張Ｉ／Ｏ装置２のアドレスと重複す
る情報処理装置本体１内のＩ／Ｏを禁止するよう
にする。この禁止するための信号（以下内部アク
セス禁止信号という）には、拡張Ｉ／Ｏ装置２の
Ｉ／Ｏポート用アドレスデコーダ１０から出力さ
れるＩ／Ｏアドレスセレクト信号２１と情報処理
装置本体１のCPU３から出力されるＩ／Ｏリク
エスト信号１２との論理積として作られる拡張
Ｉ／Ｏチツプセレクト信号２２が用いられる。こ
の拡張Ｉ／Ｏチツプセレクト信号２２はＩ／Ｏポ
ート５に与えられると同時に単一方向性バツフア
７、双方向性バツフア８に与えられる。すると、
これら二つのバツフア７，８は閉じられてしま
い、Ｉ／Ｏポート５と同じアドレスを持つ内部メ
モリ及びＩ／Ｏ６内のＩ／Ｏポートにアクセスす
ることができない。このため、この拡張Ｉ／Ｏ装
置を他の情報処理装置本体に接続すると、その情
報処理装置本体内に拡張Ｉ／Ｏ装置と同じアドレ
スを持ち、その情報処理装置本体にどうしても必
要であるようなＩ／Ｏが存在していた場合、情報
処理装置本体が正常に動作しないことになる。
Ｉ／Ｏ装置である。前述のように、後者の方法で
は情報処理装置本体１に拡張Ｉ／Ｏ装置２を付加
した場合、拡張Ｉ／Ｏ装置２のアドレスと重複す
る情報処理装置本体１内のＩ／Ｏを禁止するよう
にする。この禁止するための信号（以下内部アク
セス禁止信号という）には、拡張Ｉ／Ｏ装置２の
Ｉ／Ｏポート用アドレスデコーダ１０から出力さ
れるＩ／Ｏアドレスセレクト信号２１と情報処理
装置本体１のCPU３から出力されるＩ／Ｏリク
エスト信号１２との論理積として作られる拡張
Ｉ／Ｏチツプセレクト信号２２が用いられる。こ
の拡張Ｉ／Ｏチツプセレクト信号２２はＩ／Ｏポ
ート５に与えられると同時に単一方向性バツフア
７、双方向性バツフア８に与えられる。すると、
これら二つのバツフア７，８は閉じられてしま
い、Ｉ／Ｏポート５と同じアドレスを持つ内部メ
モリ及びＩ／Ｏ６内のＩ／Ｏポートにアクセスす
ることができない。このため、この拡張Ｉ／Ｏ装
置を他の情報処理装置本体に接続すると、その情
報処理装置本体内に拡張Ｉ／Ｏ装置と同じアドレ
スを持ち、その情報処理装置本体にどうしても必
要であるようなＩ／Ｏが存在していた場合、情報
処理装置本体が正常に動作しないことになる。
このように、後者の方法では、すでに情報処理
装置本体１内にあるＩ／Ｏのアドレスが拡張Ｉ／
Ｏ装置２のアドレスと重複している場合、拡張
Ｉ／Ｏ装置を接続すると、情報処理装置本体１内
部のＩ／Ｏを全く使用することができなくなつて
しまう。このため、ある情報処理装置本体を対象
にして拡張Ｉ／Ｏ装置のアドレスを決定し、これ
と他の情報処理装置本体が必要としているＩ／Ｏ
のアドレスとが重複していると、この拡張Ｉ／Ｏ
装置を他の情報処理装置本体に接続できないとい
う欠点があつた。
装置本体１内にあるＩ／Ｏのアドレスが拡張Ｉ／
Ｏ装置２のアドレスと重複している場合、拡張
Ｉ／Ｏ装置を接続すると、情報処理装置本体１内
部のＩ／Ｏを全く使用することができなくなつて
しまう。このため、ある情報処理装置本体を対象
にして拡張Ｉ／Ｏ装置のアドレスを決定し、これ
と他の情報処理装置本体が必要としているＩ／Ｏ
のアドレスとが重複していると、この拡張Ｉ／Ｏ
装置を他の情報処理装置本体に接続できないとい
う欠点があつた。
（発明の目的）
本発明の目的は、上記欠点を除去し、情報処理
装置本体内に既にあるＩ／Ｏのアドレスが拡張
Ｉ／Ｏ装置のアドレスと重複していても情報処理
装置本体に接続でき、内部Ｉ／Ｏを使用すること
ができる情報処理装置を提供することにある。
装置本体内に既にあるＩ／Ｏのアドレスが拡張
Ｉ／Ｏ装置のアドレスと重複していても情報処理
装置本体に接続でき、内部Ｉ／Ｏを使用すること
ができる情報処理装置を提供することにある。
（発明の構成）
本発明の情報処理装置は、CPUと内部メモリ
及びＩ／Ｏと前記CPUと前記内部メモリ及び
Ｉ／Ｏとの間に接続される単一方向性バツフア並
びに双方向性バツフアとを有する情報処理装置本
体と、Ｉ／Ｏを制御するプログラムを書込んであ
る制御プログラムROMと、前記CPUから出力さ
れるメモリリクエスト信号とアドレス信号とから
作られる拡張Ｉ／Ｏ装置内メモリチツプセレクト
信号とオペコードフエツチ信号とをラツチするラ
ツチ回路と、該ラツチ回路から出力される拡張
Ｉ／Ｏイネーブル信号と前記CPUからのＩ／Ｏ
リクエスト信号との論理積をとり拡張Ｉ／Ｏセレ
クト信号を出力する論理積回路と、前記拡張Ｉ／
Ｏセレクト信号とＩ／Ｏアドレスセレクト信号と
の論理積をとり拡張Ｉ／Ｏチツプセレクト信号を
出力する論理積回路と、前記拡張Ｉ／Ｏチツプセ
レクト信号と前記拡張Ｉ／Ｏ装置内メモリチツプ
セレクト信号との論理和をとり内部アクセス禁止
信号を作り該内部アクセス禁止信号を前記単一方
向性バツフア並びに双方向バツフアに出力する論
理回路とを含む拡張Ｉ／Ｏ装置とから構成され、
前記情報処理装置から前記拡張Ｉ／Ｏ装置内のプ
ログラムを読出したときにのみ前記拡張Ｉ／Ｏ装
置内へのアクセスを許可し前記情報処理装置本体
内のＩ／Ｏへのアクセスを禁止することを特徴と
して構成される。
及びＩ／Ｏと前記CPUと前記内部メモリ及び
Ｉ／Ｏとの間に接続される単一方向性バツフア並
びに双方向性バツフアとを有する情報処理装置本
体と、Ｉ／Ｏを制御するプログラムを書込んであ
る制御プログラムROMと、前記CPUから出力さ
れるメモリリクエスト信号とアドレス信号とから
作られる拡張Ｉ／Ｏ装置内メモリチツプセレクト
信号とオペコードフエツチ信号とをラツチするラ
ツチ回路と、該ラツチ回路から出力される拡張
Ｉ／Ｏイネーブル信号と前記CPUからのＩ／Ｏ
リクエスト信号との論理積をとり拡張Ｉ／Ｏセレ
クト信号を出力する論理積回路と、前記拡張Ｉ／
Ｏセレクト信号とＩ／Ｏアドレスセレクト信号と
の論理積をとり拡張Ｉ／Ｏチツプセレクト信号を
出力する論理積回路と、前記拡張Ｉ／Ｏチツプセ
レクト信号と前記拡張Ｉ／Ｏ装置内メモリチツプ
セレクト信号との論理和をとり内部アクセス禁止
信号を作り該内部アクセス禁止信号を前記単一方
向性バツフア並びに双方向バツフアに出力する論
理回路とを含む拡張Ｉ／Ｏ装置とから構成され、
前記情報処理装置から前記拡張Ｉ／Ｏ装置内のプ
ログラムを読出したときにのみ前記拡張Ｉ／Ｏ装
置内へのアクセスを許可し前記情報処理装置本体
内のＩ／Ｏへのアクセスを禁止することを特徴と
して構成される。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図は本発明の一実施例のブロツク図であ
る。
る。
この実施例は、CPU３と内部メモリ及びＩ／
Ｏ６と、CPU３と内部メモリ及びＩ／Ｏ６との
間に接続される単一方向性バツフア７並びに双方
向性バツフア８とを有する情報処理装置本体１
と、Ｉ／Ｏを制御するプログラムを書込んである
制御プログラムROM４と、CPU３から出力され
るメモリリクエスト信号１５とアドレス信号１６
とから作られる拡張Ｉ／Ｏ装置内メモリチツプセ
レクト信号１８とオペコードフエツチ信号１１と
をラツチするラツチ回路２４と、ラツチ回路２４
から出力される拡張Ｉ／Ｏイネーブル信号１９と
CPU３からのＩ／Ｏリクエスト信号１２との論
理積をとり、拡張Ｉ／Ｏセレクト信号２０を出力
する論理積回路２５と、拡張Ｉ／Ｏセレクト信号
２０とＩ／Ｏアドレスセレクト信号２１との論理
積をとり拡張Ｉ／Ｏチツプセレクト信号２２を出
力する論理積回路２６と、拡張Ｉ／Ｏチツプセレ
クト信号２２と拡張Ｉ／Ｏ装置内メモリチツプセ
レクト信号１８との論理和をとり内部アクセス禁
止信号２３を作り該内部アクセス禁止信号２３を
単一方向性バツフア７並びに双方向バツフア８に
出力する論理回路２８とを含む拡張Ｉ／Ｏ装置
２′とから構成され、前記情報処理装置１から前
記拡張Ｉ／Ｏ装置２′内のプログラムを読出した
ときにのみ拡張Ｉ／Ｏ装置２′内へのアクセスを
許可し情報処理装置本体１内のＩ／Ｏへのアクセ
スを禁止するように構成されている。
Ｏ６と、CPU３と内部メモリ及びＩ／Ｏ６との
間に接続される単一方向性バツフア７並びに双方
向性バツフア８とを有する情報処理装置本体１
と、Ｉ／Ｏを制御するプログラムを書込んである
制御プログラムROM４と、CPU３から出力され
るメモリリクエスト信号１５とアドレス信号１６
とから作られる拡張Ｉ／Ｏ装置内メモリチツプセ
レクト信号１８とオペコードフエツチ信号１１と
をラツチするラツチ回路２４と、ラツチ回路２４
から出力される拡張Ｉ／Ｏイネーブル信号１９と
CPU３からのＩ／Ｏリクエスト信号１２との論
理積をとり、拡張Ｉ／Ｏセレクト信号２０を出力
する論理積回路２５と、拡張Ｉ／Ｏセレクト信号
２０とＩ／Ｏアドレスセレクト信号２１との論理
積をとり拡張Ｉ／Ｏチツプセレクト信号２２を出
力する論理積回路２６と、拡張Ｉ／Ｏチツプセレ
クト信号２２と拡張Ｉ／Ｏ装置内メモリチツプセ
レクト信号１８との論理和をとり内部アクセス禁
止信号２３を作り該内部アクセス禁止信号２３を
単一方向性バツフア７並びに双方向バツフア８に
出力する論理回路２８とを含む拡張Ｉ／Ｏ装置
２′とから構成され、前記情報処理装置１から前
記拡張Ｉ／Ｏ装置２′内のプログラムを読出した
ときにのみ拡張Ｉ／Ｏ装置２′内へのアクセスを
許可し情報処理装置本体１内のＩ／Ｏへのアクセ
スを禁止するように構成されている。
第１図に示した従来例と比較すると、制御プロ
グラムROM４と破線で囲んで示した拡張Ｉ／Ｏ
アクセス判断回路２７と論理回路２８とを追加
し、拡張Ｉ／Ｏチツプセレクト信号２２を拡張
Ｉ／Ｏセレクト信号２０でゲート制御する所が異
つている。
グラムROM４と破線で囲んで示した拡張Ｉ／Ｏ
アクセス判断回路２７と論理回路２８とを追加
し、拡張Ｉ／Ｏチツプセレクト信号２２を拡張
Ｉ／Ｏセレクト信号２０でゲート制御する所が異
つている。
このように、拡張Ｉ／Ｏ装置２′内に制御プロ
グラムROM４を置くと、多種の情報処理装置本
体１に拡張Ｉ／Ｏ装置を接続しただけで制御プロ
グラムを動作させることができ、情報処理装置に
制御プログラムをローデイングする手間が全くか
からない。そして、情報処理装置本体１内のメモ
リ及びＩ／Ｏ６で拡張Ｉ／Ｏ装置２′内のＩ／Ｏ
ポート５と同じＩ／Ｏアドレスを持つＩ／Ｏに対
してメモリ及びＩ／Ｏ６のメモリ中にあるプログ
ラムからアクセスできる。この機能を実現してい
る回路が拡張Ｉ／Ｏアクセス判断回路２７であ
る。
グラムROM４を置くと、多種の情報処理装置本
体１に拡張Ｉ／Ｏ装置を接続しただけで制御プロ
グラムを動作させることができ、情報処理装置に
制御プログラムをローデイングする手間が全くか
からない。そして、情報処理装置本体１内のメモ
リ及びＩ／Ｏ６で拡張Ｉ／Ｏ装置２′内のＩ／Ｏ
ポート５と同じＩ／Ｏアドレスを持つＩ／Ｏに対
してメモリ及びＩ／Ｏ６のメモリ中にあるプログ
ラムからアクセスできる。この機能を実現してい
る回路が拡張Ｉ／Ｏアクセス判断回路２７であ
る。
次に、この実施例の動作について、第３図に示
すタイミング図を併用して説明する。
すタイミング図を併用して説明する。
第３図で、命令実行サイクル３０は、情報処理
装置本体１内部Ｉ／Ｏ及びメモリ６のメモリから
そのＩ／Ｏに対する読出しを行ない、このＩ／Ｏ
のアドレスが拡張Ｉ／Ｏ装置２′内のＩ／Ｏポー
ト５と同じアドレスだつたことを示している。
装置本体１内部Ｉ／Ｏ及びメモリ６のメモリから
そのＩ／Ｏに対する読出しを行ない、このＩ／Ｏ
のアドレスが拡張Ｉ／Ｏ装置２′内のＩ／Ｏポー
ト５と同じアドレスだつたことを示している。
まず、オペコードフエツチサイクル３２で、内
部Ｉ／Ｏ及びメモリ６のメモリのアドレス信号１
６が出力され、同時にオペコードフエツチ信号１
１、メモリリクエスト信号１５、読出し信号１３
が出力される。すると、拡張Ｉ／Ｏ装置内メモリ
チツプセレクト信号１８は偽になり、これをラツ
チ回路２４がオペコードフエツチ信号１１でラツ
チして、拡張Ｉ／Ｏイネーブル信号１９を偽にす
る。この拡張Ｉ／Ｏイネーブル信号１９は命令実
行サイクル３０中ずつと偽になつている。
部Ｉ／Ｏ及びメモリ６のメモリのアドレス信号１
６が出力され、同時にオペコードフエツチ信号１
１、メモリリクエスト信号１５、読出し信号１３
が出力される。すると、拡張Ｉ／Ｏ装置内メモリ
チツプセレクト信号１８は偽になり、これをラツ
チ回路２４がオペコードフエツチ信号１１でラツ
チして、拡張Ｉ／Ｏイネーブル信号１９を偽にす
る。この拡張Ｉ／Ｏイネーブル信号１９は命令実
行サイクル３０中ずつと偽になつている。
次に、オペランドフエツチサイクル３３で、オ
ペランドがフエツチされ、最後にＩ／Ｏ読出しサ
イクル３４でＩ／Ｏのアドレスが出力され、Ｉ／
Ｏリクエスト信号１２が出力されるが、このとき
Ｉ／Ｏポート５のＩ／Ｏアドレスが出力される
と、拡張Ｉ／Ｏ装置２′内のＩ／Ｏアドレスデコ
ーダ１０がＩ／Ｏアドレスセレクト信号２１を真
にするが、拡張Ｉ／Ｏイネーブル信号１９が偽な
ので拡張Ｉ／Ｏセレクト信号２０が偽になり、拡
張Ｉ／Ｏチツプセレクト信号２２も偽になる。こ
の結果、単一方向性バツフア７及び双方向性バツ
フア８はイネーブルになり、内部Ｉ／Ｏ６のアク
セスとなる。
ペランドがフエツチされ、最後にＩ／Ｏ読出しサ
イクル３４でＩ／Ｏのアドレスが出力され、Ｉ／
Ｏリクエスト信号１２が出力されるが、このとき
Ｉ／Ｏポート５のＩ／Ｏアドレスが出力される
と、拡張Ｉ／Ｏ装置２′内のＩ／Ｏアドレスデコ
ーダ１０がＩ／Ｏアドレスセレクト信号２１を真
にするが、拡張Ｉ／Ｏイネーブル信号１９が偽な
ので拡張Ｉ／Ｏセレクト信号２０が偽になり、拡
張Ｉ／Ｏチツプセレクト信号２２も偽になる。こ
の結果、単一方向性バツフア７及び双方向性バツ
フア８はイネーブルになり、内部Ｉ／Ｏ６のアク
セスとなる。
このように、情報処理装置本体内のプログラム
によつてＩ／Ｏをアクセスすると、必らず内部
Ｉ／Ｏアクセスになる。
によつてＩ／Ｏをアクセスすると、必らず内部
Ｉ／Ｏアクセスになる。
次に、命令実行サイクル３１は、拡張Ｉ／Ｏ装
置２′内の制御プログラムROM４からＩ／Ｏポ
ート５に対する読出しを行なうサイクルを示して
いる。
置２′内の制御プログラムROM４からＩ／Ｏポ
ート５に対する読出しを行なうサイクルを示して
いる。
まず、オペコードフエツチサイクル１３２で、
制御プログラムROM４のアドレス１１６が出力
され、同時にオペコードフエツチ信号１１，１５
メモリリクエスト信号１５、読出し信号１３が出
力される。すると、拡張Ｉ／Ｏ装置内メモリチツ
プセレクト信号１８が真になる。この結果、内部
アクセス禁止信号２３が真になり、単一方向性バ
ツフア７、双方向性バツフア８が閉じられ、内部
メモリ及び内部Ｉ／Ｏ６へのアクセスが禁止され
る。このため、制御プログラムROM４内の制御
プログラムが読込まれる。一方、ラツチ回路２４
は拡張Ｉ／Ｏ装置内メモリチツプセレクト信号１
８をオペコードフエツチ信号１１でラツチするた
め、拡張Ｉ／Ｏイネーブル信号１９は真になる。
制御プログラムROM４のアドレス１１６が出力
され、同時にオペコードフエツチ信号１１，１５
メモリリクエスト信号１５、読出し信号１３が出
力される。すると、拡張Ｉ／Ｏ装置内メモリチツ
プセレクト信号１８が真になる。この結果、内部
アクセス禁止信号２３が真になり、単一方向性バ
ツフア７、双方向性バツフア８が閉じられ、内部
メモリ及び内部Ｉ／Ｏ６へのアクセスが禁止され
る。このため、制御プログラムROM４内の制御
プログラムが読込まれる。一方、ラツチ回路２４
は拡張Ｉ／Ｏ装置内メモリチツプセレクト信号１
８をオペコードフエツチ信号１１でラツチするた
め、拡張Ｉ／Ｏイネーブル信号１９は真になる。
次に、オペランドフエツチサイクル１３３で、
オペコードフエツチサイクル３２と同様にして、
制御プログラムROM４からオペランドが読込ま
れる。
オペコードフエツチサイクル３２と同様にして、
制御プログラムROM４からオペランドが読込ま
れる。
最後に、Ｉ／Ｏ読出しサイクル１３４で、Ｉ／
Ｏのアドレスが出力され、Ｉ／Ｏリクエスト信号
１２が出力されるが、このとき拡張Ｉ／Ｏ装置
２′内のＩ／Ｏポート５のＩ／Ｏアドレスが出力
されると、拡張Ｉ／Ｏ装置２′内のＩ／Ｏアドレ
ス・デコーダ１０がＩ／Ｏアドレスセレクト信号
２１を真にする。拡張Ｉ／Ｏイネーブル信号１９
はこのとき真になつているので、拡張Ｉ／Ｏセレ
クト信号２０が真になり、拡張Ｉ／Ｏチツプセレ
クト信号２２も真になる。この結果、内部アクセ
ス禁止信号２３が真になり、単一方向性バツフア
７及び双方向性バツフア８が閉じられ、内部Ｉ／
Ｏへのアクセスが禁止される。
Ｏのアドレスが出力され、Ｉ／Ｏリクエスト信号
１２が出力されるが、このとき拡張Ｉ／Ｏ装置
２′内のＩ／Ｏポート５のＩ／Ｏアドレスが出力
されると、拡張Ｉ／Ｏ装置２′内のＩ／Ｏアドレ
ス・デコーダ１０がＩ／Ｏアドレスセレクト信号
２１を真にする。拡張Ｉ／Ｏイネーブル信号１９
はこのとき真になつているので、拡張Ｉ／Ｏセレ
クト信号２０が真になり、拡張Ｉ／Ｏチツプセレ
クト信号２２も真になる。この結果、内部アクセ
ス禁止信号２３が真になり、単一方向性バツフア
７及び双方向性バツフア８が閉じられ、内部Ｉ／
Ｏへのアクセスが禁止される。
このようにして、拡張Ｉ／Ｏ装置内の制御プロ
グラムでＩ／Ｏをアクセスするとき、拡張Ｉ／Ｏ
装置内のＩ／Ｏがそのアドレスに存在する場合に
は拡張Ｉ／Ｏ装置内のＩ／Ｏにアクセスし、そう
でない場合はＩ／Ｏアクセスとなる。
グラムでＩ／Ｏをアクセスするとき、拡張Ｉ／Ｏ
装置内のＩ／Ｏがそのアドレスに存在する場合に
は拡張Ｉ／Ｏ装置内のＩ／Ｏにアクセスし、そう
でない場合はＩ／Ｏアクセスとなる。
（発明の効果）
以上詳細に説明したように、本発明によれば、
情報処理装置本体内に既にあるＩ／Ｏアドレスが
拡張CPU装置のアドレスと重複していても情報
処理装置本体に接続でき、内部Ｉ／Ｏを使用する
ことができる情報処理装置を得ることができる。
情報処理装置本体内に既にあるＩ／Ｏアドレスが
拡張CPU装置のアドレスと重複していても情報
処理装置本体に接続でき、内部Ｉ／Ｏを使用する
ことができる情報処理装置を得ることができる。
第１図は従来の情報処理装置の一例の要部のブ
ロツク図、第２図は本発明の一実施例のブロツク
図、第３図は第２図に示す一実施例の動作タイミ
ング図である。 １……情報処理装置本体、２，２′……拡張
Ｉ／Ｏ装置、３……CPU、４……制御プログラ
ムROM、５……Ｉ／Ｏポート、６……内部メモ
リ及びＩ／Ｏ、７……単一方向性バツフア、８…
…双方向性バツフア、９……プログラムROM用
アドレスデコーダ、１０……Ｉ／Ｏポート用アド
レスデコーダ、１１……オペコードフエツチ信
号、１２……Ｉ／Ｏリクエスト信号、１３……読
出し信号、１４……書込み信号、１５……メモリ
リクエスト信号、１６……アドレス信号、１７…
…データ信号、１８……拡張Ｉ／Ｏ装置内メモリ
チツプセレクト信号、１９……拡張Ｉ／Ｏイネー
ブル信号、２０……拡張Ｉ／Ｏセレクト信号、２
１……Ｉ／Ｏアドレスセレクト信号、２２……拡
張Ｉ／Ｏチツプセレクト信号、２３……内部アク
セス禁止信号、２４……ラツチ回路、２５，２６
……論理積回路、２７……拡張Ｉ／Ｏアクセス判
断回路、２８……論理回路、３０……内部Ｉ／Ｏ
アクセス命令実行サイクル、３１……拡張Ｉ／Ｏ
アクセス命令実行サイクル、３２……オペコード
フエツチサイクル、３３……オペランドフエツチ
サイクル、３４……Ｉ／Ｏ読出しサイクル、１３
２……オペコードフエツチサイクル、１３３……
オペランドフエツチサイクル、１３４……Ｉ／Ｏ
読出しサイクル。
ロツク図、第２図は本発明の一実施例のブロツク
図、第３図は第２図に示す一実施例の動作タイミ
ング図である。 １……情報処理装置本体、２，２′……拡張
Ｉ／Ｏ装置、３……CPU、４……制御プログラ
ムROM、５……Ｉ／Ｏポート、６……内部メモ
リ及びＩ／Ｏ、７……単一方向性バツフア、８…
…双方向性バツフア、９……プログラムROM用
アドレスデコーダ、１０……Ｉ／Ｏポート用アド
レスデコーダ、１１……オペコードフエツチ信
号、１２……Ｉ／Ｏリクエスト信号、１３……読
出し信号、１４……書込み信号、１５……メモリ
リクエスト信号、１６……アドレス信号、１７…
…データ信号、１８……拡張Ｉ／Ｏ装置内メモリ
チツプセレクト信号、１９……拡張Ｉ／Ｏイネー
ブル信号、２０……拡張Ｉ／Ｏセレクト信号、２
１……Ｉ／Ｏアドレスセレクト信号、２２……拡
張Ｉ／Ｏチツプセレクト信号、２３……内部アク
セス禁止信号、２４……ラツチ回路、２５，２６
……論理積回路、２７……拡張Ｉ／Ｏアクセス判
断回路、２８……論理回路、３０……内部Ｉ／Ｏ
アクセス命令実行サイクル、３１……拡張Ｉ／Ｏ
アクセス命令実行サイクル、３２……オペコード
フエツチサイクル、３３……オペランドフエツチ
サイクル、３４……Ｉ／Ｏ読出しサイクル、１３
２……オペコードフエツチサイクル、１３３……
オペランドフエツチサイクル、１３４……Ｉ／Ｏ
読出しサイクル。
Claims (1)
- １ CPUと内部メモリ及びＩ／Ｏと前記CPUと
前記内部メモリ及びＩ／Ｏとの間に接続される単
一方向性バツフア並びに双方向性バツフアとを有
する情報処理装置本体と、Ｉ／Ｏを制御するプロ
グラムを書込んである制御プログラムROMと、
前記CPUから出力されるメモリリクエスト信号
とアドレス信号とから作られる拡張Ｉ／Ｏ装置内
メモリチツプセレクト信号とオペコードフエツチ
信号とをラツチするラツチ回路と、該ラツチ回路
から出力される拡張Ｉ／Ｏイネーブル信号と前記
CPUからのＩ／Ｏリクエスト信号との論理積を
とり拡張Ｉ／Ｏセレクト信号を出力する論理積回
路と、前記拡張Ｉ／Ｏセレクト信号とＩ／Ｏアド
レスセレクト信号との論理積をとり拡張Ｉ／Ｏチ
ツプセレクト信号を出力する論理積回路と、前記
拡張Ｉ／Ｏチツプセレクト信号と前記拡張Ｉ／Ｏ
装置内メモリチツプセレクト信号との論理和をと
り内部アクセス禁止信号を作り該内部アクセス禁
止信号を前記単一方向性バツフア並びに双方向バ
ツフアに出力する論理回路とを含む拡張Ｉ／Ｏ装
置とから構成され、前記情報処理装置から前記拡
張Ｉ／Ｏ装置内のプログラムを読出したときにの
み前記拡張Ｉ／Ｏ装置内へのアクセスを許可し前
記情報処理本体内のＩ／Ｏへのアクセスを禁止す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041884A JPS60214063A (ja) | 1984-04-09 | 1984-04-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7041884A JPS60214063A (ja) | 1984-04-09 | 1984-04-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60214063A JPS60214063A (ja) | 1985-10-26 |
| JPH0259495B2 true JPH0259495B2 (ja) | 1990-12-12 |
Family
ID=13430903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7041884A Granted JPS60214063A (ja) | 1984-04-09 | 1984-04-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214063A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444567A (en) * | 1987-08-12 | 1989-02-16 | Omron Tateisi Electronics Co | Method for expanding system |
| JP2547654B2 (ja) * | 1990-06-29 | 1996-10-23 | 三洋電機株式会社 | データ処理装置 |
-
1984
- 1984-04-09 JP JP7041884A patent/JPS60214063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60214063A (ja) | 1985-10-26 |
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