JPH04367950A - Ｒａｍのアクセス制御回路 - Google Patents
Ｒａｍのアクセス制御回路Info
- Publication number
- JPH04367950A JPH04367950A JP3170588A JP17058891A JPH04367950A JP H04367950 A JPH04367950 A JP H04367950A JP 3170588 A JP3170588 A JP 3170588A JP 17058891 A JP17058891 A JP 17058891A JP H04367950 A JPH04367950 A JP H04367950A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- control circuit
- cpu
- buffer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 22
- 238000010586 diagram Methods 0.000 description 3
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＲＡＭのアクセス制御回
路に関するもので、さらに詳しく言えば、２つのＣＰＵ
によって処理されたデータを１つのＲＡＭにアクセスす
るための回路に関するものである。
路に関するもので、さらに詳しく言えば、２つのＣＰＵ
によって処理されたデータを１つのＲＡＭにアクセスす
るための回路に関するものである。
【０００２】
【従来の技術】２つのＣＰＵによって処理されたデータ
を１つのＲＡＭにアクセスするための回路の従来例とし
ては図２のようなものがある。
を１つのＲＡＭにアクセスするための回路の従来例とし
ては図２のようなものがある。
【０００３】すなわち、図２において、第１のＣＰＵ１
によって処理されたデータはデータバス２１、第１のバ
ッファ４、アドレスバス２３を介して、第２のＣＰＵ２
によって処理されたデータはデータバス２２、第２のバ
ッファ５、アドレスバス２３を介してそれぞれＲＡＭ３
にアクセスされる。
によって処理されたデータはデータバス２１、第１のバ
ッファ４、アドレスバス２３を介して、第２のＣＰＵ２
によって処理されたデータはデータバス２２、第２のバ
ッファ５、アドレスバス２３を介してそれぞれＲＡＭ３
にアクセスされる。
【０００４】また、前記第１のＣＰＵ１からはデータバ
ス２４、第１のＩ／Ｏインターフェイス８を介して第１
のアクセス制御信号３０が、第２のＣＰＵ２からはデー
タバス２５、第２のＩ／Ｏインターフェイス９を介して
第２のアクセス制御信号３１が制御回路１０に入力され
、この制御回路１０から前記第１のバッファ４に対する
第１のゲート制御信号２８または前記第２のバッファ５
に対する第２のゲート制御信号２９を出力させるととも
に、対応する第１のＩ／Ｏインターフェイス８または第
２のＩ／Ｏインターフェイス９に対してアクセス可能信
号３２または３３を送出し、前記データバス２４を介し
て第１のＣＰＵ１に、前記データバス２５を介して第２
のＣＰＵ２にＲＥＡＤＹ信号を送出する。
ス２４、第１のＩ／Ｏインターフェイス８を介して第１
のアクセス制御信号３０が、第２のＣＰＵ２からはデー
タバス２５、第２のＩ／Ｏインターフェイス９を介して
第２のアクセス制御信号３１が制御回路１０に入力され
、この制御回路１０から前記第１のバッファ４に対する
第１のゲート制御信号２８または前記第２のバッファ５
に対する第２のゲート制御信号２９を出力させるととも
に、対応する第１のＩ／Ｏインターフェイス８または第
２のＩ／Ｏインターフェイス９に対してアクセス可能信
号３２または３３を送出し、前記データバス２４を介し
て第１のＣＰＵ１に、前記データバス２５を介して第２
のＣＰＵ２にＲＥＡＤＹ信号を送出する。
【０００５】また、前記ＲＡＭ３に対するチップセレク
ト信号は、第１のアドレスデコーダー６からの信号と第
２のアドレスデコーダー７からの信号とを論理和回路１
４に入力して作成する。
ト信号は、第１のアドレスデコーダー６からの信号と第
２のアドレスデコーダー７からの信号とを論理和回路１
４に入力して作成する。
【０００６】
【発明が解決しようとする課題】上記した従来のＲＡＭ
のアクセス制御回路では、制御回路１０に入力されるア
クセス制御信号３０，３１によって第１のバッファ４に
対する第１のゲート制御信号２８または第２のバッファ
５に対する第２のゲート制御信号２９が出力されるとと
もに、前記ゲート制御信号が送出された方のバッファに
接続された方のＣＰＵに対してＲＥＡＤＹ信号が送出さ
れ、ＲＥＡＤＹ信号が送出された方のＣＰＵがＲＡＭ３
に対してアクセスを開始するが、ＲＥＡＤＹ信号を送出
するための第１、第２のＩ／Ｏインターフェイス８，９
やデータバス２４，２５が必要になり、回路が複雑にな
るという欠点があった。
のアクセス制御回路では、制御回路１０に入力されるア
クセス制御信号３０，３１によって第１のバッファ４に
対する第１のゲート制御信号２８または第２のバッファ
５に対する第２のゲート制御信号２９が出力されるとと
もに、前記ゲート制御信号が送出された方のバッファに
接続された方のＣＰＵに対してＲＥＡＤＹ信号が送出さ
れ、ＲＥＡＤＹ信号が送出された方のＣＰＵがＲＡＭ３
に対してアクセスを開始するが、ＲＥＡＤＹ信号を送出
するための第１、第２のＩ／Ｏインターフェイス８，９
やデータバス２４，２５が必要になり、回路が複雑にな
るという欠点があった。
【０００７】
【課題を解決するための手段】上記課題を解決するため
、本発明は、第１のＣＰＵによって処理されたデータが
第１のバッファを介して、第２のＣＰＵによって処理さ
れたデータが第２のバッファを介してそれぞれアクセス
されるＲＡＭと、前記ＲＡＭに対するチップセレクト信
号と前記第１および第２のバッファに対するゲート制御
信号とを作成する第１および第２のアドレスデコーダー
とを有し、前記チップセレクト信号は第１のアドレスデ
コーダーからの信号と第２のアドレスデコーダーからの
信号とを論理和回路に入力して作成するとともに、前記
ゲート制御信号は前記第１および第２のアドレスデコー
ダーからの信号をスリーステートゲートとラッチとから
なる制御回路に入力して作成することを特徴とするもの
である。
、本発明は、第１のＣＰＵによって処理されたデータが
第１のバッファを介して、第２のＣＰＵによって処理さ
れたデータが第２のバッファを介してそれぞれアクセス
されるＲＡＭと、前記ＲＡＭに対するチップセレクト信
号と前記第１および第２のバッファに対するゲート制御
信号とを作成する第１および第２のアドレスデコーダー
とを有し、前記チップセレクト信号は第１のアドレスデ
コーダーからの信号と第２のアドレスデコーダーからの
信号とを論理和回路に入力して作成するとともに、前記
ゲート制御信号は前記第１および第２のアドレスデコー
ダーからの信号をスリーステートゲートとラッチとから
なる制御回路に入力して作成することを特徴とするもの
である。
【０００８】
【作 用】従って、本発明は、一方のＣＰＵによって
処理されたデータは、まずＸ番地にアクセス開始のデー
タを書き込んでからＲＡＭにアクセスするので、このデ
ータがＲＡＭにアクセスしている間は他方のＣＰＵによ
って処理されたデータは、すでにＸ番地に書き込まれた
アクセス開始のデータにより前記ＲＡＭにアクセスしな
い。
処理されたデータは、まずＸ番地にアクセス開始のデー
タを書き込んでからＲＡＭにアクセスするので、このデ
ータがＲＡＭにアクセスしている間は他方のＣＰＵによ
って処理されたデータは、すでにＸ番地に書き込まれた
アクセス開始のデータにより前記ＲＡＭにアクセスしな
い。
【０００９】
【実施例】図１は、本発明のＲＡＭのアクセス制御回路
のブロック図で、図２と同じ機能を有する部分には同じ
符号を付して以下の説明を省略する。
のブロック図で、図２と同じ機能を有する部分には同じ
符号を付して以下の説明を省略する。
【００１０】本発明の特徴は、第１のアドレスデコーダ
ー６からの信号と第２のアドレスデコーダー７からの信
号とを論理和回路１４に入力してＲＡＭ３に対するチッ
プセレクト信号を作成するとともに、前記各信号をスリ
ーステートゲート１１，１２とラッチ１４とからなる制
御回路に入力して第１のバッファ４に対するゲート制御
信号２８と第２のバッファ５に対するゲート制御信号２
９とを作成するものである。
ー６からの信号と第２のアドレスデコーダー７からの信
号とを論理和回路１４に入力してＲＡＭ３に対するチッ
プセレクト信号を作成するとともに、前記各信号をスリ
ーステートゲート１１，１２とラッチ１４とからなる制
御回路に入力して第１のバッファ４に対するゲート制御
信号２８と第２のバッファ５に対するゲート制御信号２
９とを作成するものである。
【００１１】従って、第１のＣＰＵ１によって処理され
たデータがＲＡＭ３にアクセスされる場合には、前記制
御回路１０によって第１のバッファ４がオン、第２のバ
ッファ５がオフになるため、第２のＣＰＵ２によって処
理されたデータがＲＡＭ３にアクセスされることはない
。
たデータがＲＡＭ３にアクセスされる場合には、前記制
御回路１０によって第１のバッファ４がオン、第２のバ
ッファ５がオフになるため、第２のＣＰＵ２によって処
理されたデータがＲＡＭ３にアクセスされることはない
。
【００１２】そして、第１のＣＰＵ１によって処理され
たデータがＲＡＭ３にアクセスされる場合には、まずＸ
番地のデータを読み込んでＸ番地にアクセス開始のデー
タを書き込んでから前記データがＲＡＭ３にアクセスさ
れ、アクセスが終了するとＸ番地にアクセス終了のデー
タを書き込むようにする。従って、第１のＣＰＵ２によ
って処理されたデータがＲＡＭ３にアクセスしている間
は、第２のＣＰＵ２によって処理されたデータがＲＡＭ
３にアクセスして前記Ｘ番地のデータを読み込んでも、
アクセス開始のデータを書き込むことができず、前記デ
ータはＲＡＭ３にアクセスされない。
たデータがＲＡＭ３にアクセスされる場合には、まずＸ
番地のデータを読み込んでＸ番地にアクセス開始のデー
タを書き込んでから前記データがＲＡＭ３にアクセスさ
れ、アクセスが終了するとＸ番地にアクセス終了のデー
タを書き込むようにする。従って、第１のＣＰＵ２によ
って処理されたデータがＲＡＭ３にアクセスしている間
は、第２のＣＰＵ２によって処理されたデータがＲＡＭ
３にアクセスして前記Ｘ番地のデータを読み込んでも、
アクセス開始のデータを書き込むことができず、前記デ
ータはＲＡＭ３にアクセスされない。
【００１３】なお、アクセス開始のデータを書き込んで
から、アクセスを開始しない場合には、一定時間経過後
にアクセス終了のデータが書き込まれるようにし、他の
データがアクセスできるようにする。
から、アクセスを開始しない場合には、一定時間経過後
にアクセス終了のデータが書き込まれるようにし、他の
データがアクセスできるようにする。
【００１４】
【発明の効果】上記したとおりであるから、本発明は２
つのＣＰＵによって処理されたデータを１つのＲＡＭに
アクセスする制御回路を簡単な構成で実現することがで
きる。
つのＣＰＵによって処理されたデータを１つのＲＡＭに
アクセスする制御回路を簡単な構成で実現することがで
きる。
【図１】本発明のＲＡＭのアクセス制御回路の回路図で
ある。
ある。
【図２】従来のＲＡＭのアクセス制御回路の回路図であ
る。
る。
１ 第１のＣＰＵ
２ 第２のＣＰＵ
３ ＲＡＭ
４ 第１のバッファ
５ 第２のバッファ
６ 第１のアドレスデコーダー
７ 第２のアドレスデコーダー
１０ 制御回路
１１，１２ スリーステートゲート
１３ ラッチ
１４ 論理和回路
Claims (1)
- 【請求項１】 第１のＣＰＵによって処理されたデー
タが第１のバッファを介して、第２のＣＰＵによって処
理されたデータが第２のバッファを介してそれぞれアク
セスされるＲＡＭと、前記ＲＡＭに対するチップセレク
ト信号と前記第１および第２のバッファに対するゲート
制御信号とを作成する第１および第２のアドレスデコー
ダーとを有し、前記チップセレクト信号は第１のアドレ
スデコーダーからの信号と第２のアドレスデコーダーか
らの信号とを論理和回路に入力して作成するとともに、
前記ゲート制御信号は前記第１および第２のアドレスデ
コーダーからの信号をスリーステートゲートとラッチと
からなる制御回路に入力して作成することを特徴とする
ＲＡＭのアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170588A JPH04367950A (ja) | 1991-06-14 | 1991-06-14 | Ｒａｍのアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170588A JPH04367950A (ja) | 1991-06-14 | 1991-06-14 | Ｒａｍのアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367950A true JPH04367950A (ja) | 1992-12-21 |
Family
ID=15907623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170588A Pending JPH04367950A (ja) | 1991-06-14 | 1991-06-14 | Ｒａｍのアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367950A (ja) |
-
1991
- 1991-06-14 JP JP3170588A patent/JPH04367950A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05342084A (ja) | データ記憶装置及びデータ記憶方法 | |
| JPH04367950A (ja) | Ｒａｍのアクセス制御回路 | |
| JPS58114258A (ja) | デ−タ処理装置 | |
| JP3343556B2 (ja) | 記憶システム | |
| JPH0259495B2 (ja) | ||
| JPS5886623A (ja) | メモリ制御方式 | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPH04237346A (ja) | マイクロプロセッサシステム | |
| JPH0330899B2 (ja) | ||
| JPS61161560A (ja) | メモリ装置 | |
| JPS6121541A (ja) | 記憶回路 | |
| JPH0351009B2 (ja) | ||
| JPH04305783A (ja) | マイクロコンピュータ | |
| JPH02310738A (ja) | マイクロプロセッサｉｃ | |
| JPH0721078A (ja) | コンピュータシステム | |
| JPH05189362A (ja) | バス変換システム | |
| JPH03113659A (ja) | キャッシュメモリ試験方法 | |
| JPS63188883A (ja) | 記憶装置 | |
| JPH0581118A (ja) | 情報処理装置 | |
| JPH0497455A (ja) | メモリ制御回路 | |
| JPH053018B2 (ja) | ||
| JPH01184561A (ja) | 読み出し専用メモリ | |
| JPS62124689A (ja) | プログラマブルチツプセレクト信号発生回路 | |
| JPH04241622A (ja) | マイクロプロセッサ | |
| JPH01125621A (ja) | レジスタセット方式 |