JPH053018B2 - - Google Patents
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- JPH053018B2 JPH053018B2 JP3079587A JP3079587A JPH053018B2 JP H053018 B2 JPH053018 B2 JP H053018B2 JP 3079587 A JP3079587 A JP 3079587A JP 3079587 A JP3079587 A JP 3079587A JP H053018 B2 JPH053018 B2 JP H053018B2
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- control circuit
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- 238000005070 sampling Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の記憶装置制御方式に
関する。特に、複数の要求装置と記憶装置とが共
通バスで接続され、書込データおよび読出データ
が共通ラインを介して転送される場合の動作サイ
クル制御に関するものである。
関する。特に、複数の要求装置と記憶装置とが共
通バスで接続され、書込データおよび読出データ
が共通ラインを介して転送される場合の動作サイ
クル制御に関するものである。
本発明は情報処理装置の記憶装置制御方式にお
いて、 要求装置は読出動作要求のリクエスト要求信号
とともに読出命令識別信号を送出し、記憶装置は
読出命令識別信号が検出されたときに読出動作開
始後に発生されるビジー信号をプライオリテイ回
路に与えることを中断することにより、 読出動作後の読出動作のサイクルタイムを短縮
するようにしたものである。
いて、 要求装置は読出動作要求のリクエスト要求信号
とともに読出命令識別信号を送出し、記憶装置は
読出命令識別信号が検出されたときに読出動作開
始後に発生されるビジー信号をプライオリテイ回
路に与えることを中断することにより、 読出動作後の読出動作のサイクルタイムを短縮
するようにしたものである。
従来、記憶装置制御方式は、書込データおよび
読出データが共通ラインを介して転送されるため
に、読出データと書込データとが競合し、読出動
作後の書込動作がクリテイカルなサイクルとな
り、これによつて装置の読出動作のサイクルタイ
ムが決定されていた。
読出データが共通ラインを介して転送されるため
に、読出データと書込データとが競合し、読出動
作後の書込動作がクリテイカルなサイクルとな
り、これによつて装置の読出動作のサイクルタイ
ムが決定されていた。
しかし、このような従来の記憶装置制御方式で
は、動作単位のサイクルビジー制御であるため
に、読出動作後の書込動作で読出動作のサイクル
タイムが決定されるので、読出動作後の読出動作
の場合に読出データと書込データとが競合しない
のにもかかわらず、サイクルタイムを短縮できな
い欠点があつた。
は、動作単位のサイクルビジー制御であるため
に、読出動作後の書込動作で読出動作のサイクル
タイムが決定されるので、読出動作後の読出動作
の場合に読出データと書込データとが競合しない
のにもかかわらず、サイクルタイムを短縮できな
い欠点があつた。
本発明は上記の欠点を解決するもので、読出動
作後の読出動作のサイクルを短縮でき、全体的な
装置のスループツトを向上できる記憶装置制御方
式を提供することを目的とする。
作後の読出動作のサイクルを短縮でき、全体的な
装置のスループツトを向上できる記憶装置制御方
式を提供することを目的とする。
本発明は、複数の要求装置と、この複数の要求
装置に共通バスを介して接続され、この複数の要
求装置との間で書込データおよび読出データが共
通ラインを介して転送される記憶装置とを備え、
上記複数の要求装置は、それぞれ書込動作および
読出動作を要求するリクエスト信号を送出するリ
クエスト制御回路を含み、上記記憶装置は、読出
動作開始後に書込動作開始後より長い期間ビジー
信号を発生する主制御回路と、このビジー信号が
与えられている間は次に上記リクエスト制御回路
から送出されるリクエスト信号に対するアクセプ
ト信号の返送を禁止するプライオリテイ回路とを
含む記憶装置制御方式において、上記リクエスト
制御回路は、それぞれ上記読出動作を要求するリ
クエスト信号とともに読出命令識別信号を送出す
る手段を含み、上記記憶装置は、上記読出命令識
別信号が検出されたときに上記読出動作開始後に
発生されるビジー信号を中断させるビジー制御回
路を含むことを特徴とする。
装置に共通バスを介して接続され、この複数の要
求装置との間で書込データおよび読出データが共
通ラインを介して転送される記憶装置とを備え、
上記複数の要求装置は、それぞれ書込動作および
読出動作を要求するリクエスト信号を送出するリ
クエスト制御回路を含み、上記記憶装置は、読出
動作開始後に書込動作開始後より長い期間ビジー
信号を発生する主制御回路と、このビジー信号が
与えられている間は次に上記リクエスト制御回路
から送出されるリクエスト信号に対するアクセプ
ト信号の返送を禁止するプライオリテイ回路とを
含む記憶装置制御方式において、上記リクエスト
制御回路は、それぞれ上記読出動作を要求するリ
クエスト信号とともに読出命令識別信号を送出す
る手段を含み、上記記憶装置は、上記読出命令識
別信号が検出されたときに上記読出動作開始後に
発生されるビジー信号を中断させるビジー制御回
路を含むことを特徴とする。
要求装置のリクエスト制御回路は読出動作要求
のリクエスト信号とともに読出命令識別信号を送
出する。記憶装置のビジー制御回路はこの読出命
令識別信号を検出すると読出開始後に発生される
ビジー信号をプライオリテイ回路に与えることを
中断する。以上の動作により読出動作後の読出動
作のサイクルを短縮でき、全体的な装置のスルー
プツトを向上できる。
のリクエスト信号とともに読出命令識別信号を送
出する。記憶装置のビジー制御回路はこの読出命
令識別信号を検出すると読出開始後に発生される
ビジー信号をプライオリテイ回路に与えることを
中断する。以上の動作により読出動作後の読出動
作のサイクルを短縮でき、全体的な装置のスルー
プツトを向上できる。
本発明の実施例について図面を参照して説明す
る。第１図は本発明一実施例記憶装置制御装置の
ブロツク構成図である。第１図において、記憶装
置制御装置は、要求装置１００と、要求装置２０
０と、要求装置１００，２００と共通バスで接続
された記憶装置３００とを備える。要求装置１０
０，２００は、読出動作要求または書込動作要求
のリクエスト信号１８，１９および読出動作要求
のときに読出命令識別信号２０，２１を出力し、
アクセプト信号２５，２６を入力するリクエスト
制御回路１，２と、コマンド・ライトマスク信号
３１，３２を入力し、共通ラインを介してコマン
ド・ライトマスク信号２２を出力するバスドライ
バ６，７と、アドレス信号３３，３４を入力し、
共通ラインを介してアドレス信号２３を出力する
バスドライバ８，９と、書込データ３５，３６を
入力し、共通ラインを介して共通データ２４を出
力するバスドライバ１０，１１と、共通ラインを
介して共通データ２４を入力し、読出データ３
７，３８を出力するバスレシーバ１２，１３とを
含む。
る。第１図は本発明一実施例記憶装置制御装置の
ブロツク構成図である。第１図において、記憶装
置制御装置は、要求装置１００と、要求装置２０
０と、要求装置１００，２００と共通バスで接続
された記憶装置３００とを備える。要求装置１０
０，２００は、読出動作要求または書込動作要求
のリクエスト信号１８，１９および読出動作要求
のときに読出命令識別信号２０，２１を出力し、
アクセプト信号２５，２６を入力するリクエスト
制御回路１，２と、コマンド・ライトマスク信号
３１，３２を入力し、共通ラインを介してコマン
ド・ライトマスク信号２２を出力するバスドライ
バ６，７と、アドレス信号３３，３４を入力し、
共通ラインを介してアドレス信号２３を出力する
バスドライバ８，９と、書込データ３５，３６を
入力し、共通ラインを介して共通データ２４を出
力するバスドライバ１０，１１と、共通ラインを
介して共通データ２４を入力し、読出データ３
７，３８を出力するバスレシーバ１２，１３とを
含む。
記憶装置３００は、リクエスト制御回路１，２
からリクエスト信号１８，１９を入力し、ビジー
信号３０の論理値が「０」のときアクセプト信号
２５，２６をリクエスト制御回路１，２に出力
し、動作開始信号２７を出力するプライオリテイ
回路３と、バスドライバ６，７からコマンド・ラ
イトマスク信号２２を入力し、コマンド・ライト
マスク信号３９を出力するバスレシーバ１４と、
バスドライバ８，９からアドレス信号２３を入力
し、アドレス信号４０を出力するバスレシーバ１
５と、バスドライバ１０，１１から共通ラインを
介して共通データ２４を入力し、書込データ４１
を出力するバスレシーバ１６と、読出データ４２
を入力し、共通データ２４を共通ラインを介して
レシーバ１２，１３に出力するバスドライバ１７
と、プライオリテイ回路３から動作開始信号２７
およびバスレシーバ１４からコマンド・ライトマ
スク信号３９を入力して動作を開始し、サンプリ
ング信号２８およびビジー信号２９を出力する主
制御回路４と、主制御回路４からサンプリング信
号２８およびビジー信号２９を入力し、またリク
エスト制御回路１，２から動作命令識別信号２
０，２１を入力し、ビジー信号２９を制御してビ
ジー信号３０をプライオリテイ回路３に出力する
ビジー制御回路５とを含む。
からリクエスト信号１８，１９を入力し、ビジー
信号３０の論理値が「０」のときアクセプト信号
２５，２６をリクエスト制御回路１，２に出力
し、動作開始信号２７を出力するプライオリテイ
回路３と、バスドライバ６，７からコマンド・ラ
イトマスク信号２２を入力し、コマンド・ライト
マスク信号３９を出力するバスレシーバ１４と、
バスドライバ８，９からアドレス信号２３を入力
し、アドレス信号４０を出力するバスレシーバ１
５と、バスドライバ１０，１１から共通ラインを
介して共通データ２４を入力し、書込データ４１
を出力するバスレシーバ１６と、読出データ４２
を入力し、共通データ２４を共通ラインを介して
レシーバ１２，１３に出力するバスドライバ１７
と、プライオリテイ回路３から動作開始信号２７
およびバスレシーバ１４からコマンド・ライトマ
スク信号３９を入力して動作を開始し、サンプリ
ング信号２８およびビジー信号２９を出力する主
制御回路４と、主制御回路４からサンプリング信
号２８およびビジー信号２９を入力し、またリク
エスト制御回路１，２から動作命令識別信号２
０，２１を入力し、ビジー信号２９を制御してビ
ジー信号３０をプライオリテイ回路３に出力する
ビジー制御回路５とを含む。
ビジー制御回路５は、主制御回路４からサンプ
リング信号２８を一方の入力に入力し、リクエス
ト制御回路１から読出命令識別信号２０を他方の
入力に入力するアンドゲート５１と、主制御回路
４からサンプリング信号２８を一方の入力に入力
し、リクエスト制御回路２から読出命令識別信号
２１を他方の入力に入力するアンドゲート５２
と、アンドゲート５１，５２の出力をそれぞれ入
力するオアゲート５３と、オアゲート５３の反転
出力が一方の入力に入力され、主制御回路４から
ビジー信号２９は他方の入力に入力され、その出
力ビジー信号３０がプライオリテイ回路３に出力
されるアンドゲート５４とを含む。
リング信号２８を一方の入力に入力し、リクエス
ト制御回路１から読出命令識別信号２０を他方の
入力に入力するアンドゲート５１と、主制御回路
４からサンプリング信号２８を一方の入力に入力
し、リクエスト制御回路２から読出命令識別信号
２１を他方の入力に入力するアンドゲート５２
と、アンドゲート５１，５２の出力をそれぞれ入
力するオアゲート５３と、オアゲート５３の反転
出力が一方の入力に入力され、主制御回路４から
ビジー信号２９は他方の入力に入力され、その出
力ビジー信号３０がプライオリテイ回路３に出力
されるアンドゲート５４とを含む。
このような構成の記憶装置制御装置の動作につ
いて説明する。第２図は本発明の記憶装置制御装
置の各部分の信号のタイムチヤートである。
いて説明する。第２図は本発明の記憶装置制御装
置の各部分の信号のタイムチヤートである。
第１図において、要求装置１００が記憶装置３
００に書込動作要求のためにリクエスト制御回路
１からリクエスト信号１８を転送すると、記憶装
置３００のプライオリテイ回路３はビジー信号３
０が論理値「０」であるので、リクエスト信号１
８を受け付けてリクエスト制御回路１へアクセプ
ト信号２５を返送する。リクエスト制御回路１は
アクセプト信号２５を受けて、コマンド・ライト
マスク信号３１、アドレス信号３３および書込デ
ータ３５を記憶装置３００へ転送する。主制御装
置４はコマンド３９を解読して、ビジー信号２９
を１クロツクサイクル間「１」にする。
００に書込動作要求のためにリクエスト制御回路
１からリクエスト信号１８を転送すると、記憶装
置３００のプライオリテイ回路３はビジー信号３
０が論理値「０」であるので、リクエスト信号１
８を受け付けてリクエスト制御回路１へアクセプ
ト信号２５を返送する。リクエスト制御回路１は
アクセプト信号２５を受けて、コマンド・ライト
マスク信号３１、アドレス信号３３および書込デ
ータ３５を記憶装置３００へ転送する。主制御装
置４はコマンド３９を解読して、ビジー信号２９
を１クロツクサイクル間「１」にする。
リクエスト制御回路１がリクエスト信号１８を
出してから２クロツクサイクル後に、プライオリ
テイ回路３に読出動作要求のためにリクエスト信
号１８が転送される。このときに、読出命令識別
信号２０も同時に記憶装置３００のビジー制御回
路５に転送される。リクエスト制御回路１がリク
エスト信号１８を出してから２クロツクサイクル
後は、ビジー信号２９が「０」であるため、プラ
イオリテイ回路３は読出動作要求のためのリクエ
スト信号１８を受け付けてアクセプト信号２５を
返送し、書込動作と同様にコマンド３９を解読し
て読出動作を実行する。このときに、ビジー信号
２９を２クロツクサイクル間「１」にする。また
読出動作が実行されると、読出データ４２が書込
データおよび読出データの共通ラインにのせられ
て要求装置１００へ転送される。
出してから２クロツクサイクル後に、プライオリ
テイ回路３に読出動作要求のためにリクエスト信
号１８が転送される。このときに、読出命令識別
信号２０も同時に記憶装置３００のビジー制御回
路５に転送される。リクエスト制御回路１がリク
エスト信号１８を出してから２クロツクサイクル
後は、ビジー信号２９が「０」であるため、プラ
イオリテイ回路３は読出動作要求のためのリクエ
スト信号１８を受け付けてアクセプト信号２５を
返送し、書込動作と同様にコマンド３９を解読し
て読出動作を実行する。このときに、ビジー信号
２９を２クロツクサイクル間「１」にする。また
読出動作が実行されると、読出データ４２が書込
データおよび読出データの共通ラインにのせられ
て要求装置１００へ転送される。
次に、読出動作要求のためのリクエスト信号１
８が出てから２クロツクサイクル後に、要求装置
２００のリクエスト制御回路２からリクエスト信
号１９が転送されてくる。このとき記憶装置３０
０内のビジー信号２９が「１」であるが、このリ
クエスト信号１９の動作要求が読出動作である場
合には、リクエスト制御回路２から転送されてく
る読出動作識別信号２１とビジー信号２９とがビ
ジー制御回路５に入力され、サンプリング信号２
８のサンプリングタイムに、ビジー信号３０が
「０」になる。したがつて、リクエスト信号１９
は、プライオリテイ回路３にて受付られ、読出動
作が実行される。
８が出てから２クロツクサイクル後に、要求装置
２００のリクエスト制御回路２からリクエスト信
号１９が転送されてくる。このとき記憶装置３０
０内のビジー信号２９が「１」であるが、このリ
クエスト信号１９の動作要求が読出動作である場
合には、リクエスト制御回路２から転送されてく
る読出動作識別信号２１とビジー信号２９とがビ
ジー制御回路５に入力され、サンプリング信号２
８のサンプリングタイムに、ビジー信号３０が
「０」になる。したがつて、リクエスト信号１９
は、プライオリテイ回路３にて受付られ、読出動
作が実行される。
一方、リクエスト信号１９の動作要求が書込動
作である場合には、読出動作識別信号２１は
「０」であるために、ビジー信号２９の「１」が
ビジー制御回路５を介してそのままプライオリテ
イ回路３に入力される。リクエスト信号は拒絶さ
れ、アクセプト信号２６がリクエスト制御回路２
へ返送されない。したがつて、再度１クロツクサ
イクル後にリクエスト制御回路２からリクエスト
信号１９がプライオリテイ回路３に送られてく
る。この時点ではビジー信号３０は「０」である
ために、アクセプト信号２６がリクエスト制御回
路２へ返送され、書込動作が実行される。
作である場合には、読出動作識別信号２１は
「０」であるために、ビジー信号２９の「１」が
ビジー制御回路５を介してそのままプライオリテ
イ回路３に入力される。リクエスト信号は拒絶さ
れ、アクセプト信号２６がリクエスト制御回路２
へ返送されない。したがつて、再度１クロツクサ
イクル後にリクエスト制御回路２からリクエスト
信号１９がプライオリテイ回路３に送られてく
る。この時点ではビジー信号３０は「０」である
ために、アクセプト信号２６がリクエスト制御回
路２へ返送され、書込動作が実行される。
以上説明したように、本発明は、読出動作後の
読出動作のサイクルタイムを短縮することがで
き、全体的な装置のスループツトを向上できる優
れた効果がある。
読出動作のサイクルタイムを短縮することがで
き、全体的な装置のスループツトを向上できる優
れた効果がある。
第１図は本発明一実施例記憶装置制御装置のブ
ロツク構成図。第２図は本発明の記憶装置制御装
置の各部分のタイムチヤート。 １，２……リクエスト制御回路、３……プライ
オリテイ回路、４……主制御回路、５……ビジー
制御回路、６〜１１，１７……バスドライバ、１
２，１３，１４〜１６……バスレシーバ、１８，
１９……リクエスト信号、２０，２１……読出命
令識別信号、２２，３１，３２，３９……コマン
ド・ライトマスク信号、２３，３３，３４，４０
……アドレス信号、２４……共通データ、２５，
２６……アクセプト信号、２７……動作開始信
号、２８……サンプリング信号、２９，３０……
ビジー信号、３５，３６，４１……書込データ、
３７，３８，４２……読出データ、５１，５２，
５４……アンドゲート、５３……オアゲート。
ロツク構成図。第２図は本発明の記憶装置制御装
置の各部分のタイムチヤート。 １，２……リクエスト制御回路、３……プライ
オリテイ回路、４……主制御回路、５……ビジー
制御回路、６〜１１，１７……バスドライバ、１
２，１３，１４〜１６……バスレシーバ、１８，
１９……リクエスト信号、２０，２１……読出命
令識別信号、２２，３１，３２，３９……コマン
ド・ライトマスク信号、２３，３３，３４，４０
……アドレス信号、２４……共通データ、２５，
２６……アクセプト信号、２７……動作開始信
号、２８……サンプリング信号、２９，３０……
ビジー信号、３５，３６，４１……書込データ、
３７，３８，４２……読出データ、５１，５２，
５４……アンドゲート、５３……オアゲート。
Claims (1)
- 【特許請求の範囲】 １ 複数の要求装置１００，２００と、 この複数の要求装置に共通バスを介して接続さ
れ、この複数の要求装置との間で書込データおよ
び読出データが共通ラインを介して転送される記
憶装置３００と を備え、 上記複数の要求装置は、それぞれ書込動作およ
び読出動作を要求するリクエスト信号を送出する
リクエスト制御回路１，２を含み、 上記記憶装置は、 読出動作開始後に書込動作開始後より長い期間
ビジー信号を発生する主制御回路４と、 このビジー信号が与えられている間は次に上記
リクエスト制御回路から送出されるリクエスト信
号に対するアクセプト信号の返送を禁止するプラ
イオリテイ回路３と を含む記憶装置制御方式において、 上記リクエスト制御回路は、それぞれ上記読出
動作を要求するリクエスト信号とともに読出命令
識別信号を送出する手段を含み、 上記記憶装置は、上記読出命令識別信号が検出
されたときに上記読出動作開始後に発生されるビ
ジー信号を中断させるビジー制御回路５を含む ことを特徴とする記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079587A JPS63197260A (ja) | 1987-02-12 | 1987-02-12 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3079587A JPS63197260A (ja) | 1987-02-12 | 1987-02-12 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63197260A JPS63197260A (ja) | 1988-08-16 |
| JPH053018B2 true JPH053018B2 (ja) | 1993-01-13 |
Family
ID=12313616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3079587A Granted JPS63197260A (ja) | 1987-02-12 | 1987-02-12 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197260A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719227B2 (ja) * | 1990-10-12 | 1998-02-25 | 富士通株式会社 | 処理装置 |
-
1987
- 1987-02-12 JP JP3079587A patent/JPS63197260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63197260A (ja) | 1988-08-16 |
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