JP2990692B2 - バス獲得制御方式 - Google Patents
バス獲得制御方式Info
- Publication number
- JP2990692B2 JP2990692B2 JP63030289A JP3028988A JP2990692B2 JP 2990692 B2 JP2990692 B2 JP 2990692B2 JP 63030289 A JP63030289 A JP 63030289A JP 3028988 A JP3028988 A JP 3028988A JP 2990692 B2 JP2990692 B2 JP 2990692B2
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- JP
- Japan
- Prior art keywords
- bus
- master
- signal line
- slave
- use request
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、複数バスマスタをもつ複数バスシステムの
バス獲得制御方式に関するものである。
バス獲得制御方式に関するものである。
従来の技術 従来、この種のバス獲得制御方式は、マスタ側のバス
を獲得した後、マスタ側のバスにアドレス情報を出力
し、そのアドレス情報をデコードしてスレーブ側のバス
アービタにバス使用要求を出すというように、順番にバ
スを獲得するものが多かった。
を獲得した後、マスタ側のバスにアドレス情報を出力
し、そのアドレス情報をデコードしてスレーブ側のバス
アービタにバス使用要求を出すというように、順番にバ
スを獲得するものが多かった。
第２図に従来におけるバス獲得制御方式のブロック構
成を示す。
成を示す。
発明が解決しようとする課題 しかしながら、上述した従来のバス獲得制御方式は、
マスタ側のバスを獲得した後にマスタ側のバスのアドレ
ス情報をデコードしてスレーブ側のバスを要求するの
で、調停時間が長くなり、アクセスが遅くなるという欠
点がある。
マスタ側のバスを獲得した後にマスタ側のバスのアドレ
ス情報をデコードしてスレーブ側のバスを要求するの
で、調停時間が長くなり、アクセスが遅くなるという欠
点がある。
また、マスタ側とスレーブ側からのバス使用要求が同
時に起ると、お互いに自分に近い側からバスを獲得する
ために、相手側のバスがとれず、バスがデッドロックに
落ちいるがこれを防ぐためには、従来においては複雑な
制御及び回路を必要とする欠点があった。
時に起ると、お互いに自分に近い側からバスを獲得する
ために、相手側のバスがとれず、バスがデッドロックに
落ちいるがこれを防ぐためには、従来においては複雑な
制御及び回路を必要とする欠点があった。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
諸欠点を解消し、バス調停時間を短縮すると共にバスの
デッドロックを回避することを可能とした新規なバス獲
得制御方式を提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
諸欠点を解消し、バス調停時間を短縮すると共にバスの
デッドロックを回避することを可能とした新規なバス獲
得制御方式を提供することにある。
課題を解決するための手段 本発明のバス獲得制御方式は、複数のバスマスタと１
つ以上のバススレーブが接続されているバスを複数有
し、前記各々のバスに接続されているバスマスタが他の
バスのバススレーブをアクセス可能である複数バスシス
テムにおいて、各バスマスタがアクセス可能なバススレ
ーブが接続されているバスへのバス使用要求信号線及び
バスのバス使用要求信号線と、各バスマスタが接続され
ているバスのバス使用要求信号線及びバス使用許可信号
線と、各バスマスタが接続されているバスのバス使用要
求信号線及びバス使用許可信号線と、各バスのバス使用
要求信号線及びバス使用許可信号線が接続されている各
バスアービタと、各バス間のアドレスデータバッファ
と、前記バッファを制御するバッファ制御回路とを有
し、各バスマスタが自己の接続されているバス以外のバ
スに接続されているバススレーブをアクセスする際に、
当該バスマスタの接続されているバスのバス使用要求信
号とアクセスするバススレーブの接続されているバスの
バス使用要求信号とを同時に出力し、全てのマスタに対
しあらかじめ規定された全順序の優先順位にしたがっ
て、マスタ側とスレーブ側の両方のバスアービタから両
方のバスの使用許可を同時に受け取る。
つ以上のバススレーブが接続されているバスを複数有
し、前記各々のバスに接続されているバスマスタが他の
バスのバススレーブをアクセス可能である複数バスシス
テムにおいて、各バスマスタがアクセス可能なバススレ
ーブが接続されているバスへのバス使用要求信号線及び
バスのバス使用要求信号線と、各バスマスタが接続され
ているバスのバス使用要求信号線及びバス使用許可信号
線と、各バスマスタが接続されているバスのバス使用要
求信号線及びバス使用許可信号線と、各バスのバス使用
要求信号線及びバス使用許可信号線が接続されている各
バスアービタと、各バス間のアドレスデータバッファ
と、前記バッファを制御するバッファ制御回路とを有
し、各バスマスタが自己の接続されているバス以外のバ
スに接続されているバススレーブをアクセスする際に、
当該バスマスタの接続されているバスのバス使用要求信
号とアクセスするバススレーブの接続されているバスの
バス使用要求信号とを同時に出力し、全てのマスタに対
しあらかじめ規定された全順序の優先順位にしたがっ
て、マスタ側とスレーブ側の両方のバスアービタから両
方のバスの使用許可を同時に受け取る。
実施例 次に本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明のバス獲得制御方式の一実施例を示す
ブロック構成図である。
ブロック構成図である。
本説明においては、説明を簡単にするためにバスを２
本とし、各バスに対してバスマスタ及びバススレーブを
１つずつ表記し、他のマスタに接続するバス使用要求信
号線及びバス使用許可信号線は省略している。
本とし、各バスに対してバスマスタ及びバススレーブを
１つずつ表記し、他のマスタに接続するバス使用要求信
号線及びバス使用許可信号線は省略している。
第１図を参照するに、バスマスタ11とバススレーブ12
はバス１に接続されている。バスマスタ11からはバス１
の使用要求信号線41がバス１のバスアービタ10に出力さ
れ、バスアービタ10からバスマスタ11にはバス１の使用
許可信号線42が入力されている。また、バスマスタ11か
らバス２の使用要求信号線43がバス２のバスアービタ20
に出力され、バスアービタ20からはバスマスタ11にバス
２の使用許可信号線44が入力されている。バスマスタ21
とバススレーブ22はバス２に接続されている。バスマス
タ21からはバス２の使用要求信号線51がバス２のバスア
ービタ20に出力され、バスアービタ20からバスマスタ21
にはバス２の使用許可信号線52が入力されている。ま
た、バスマスタ21からバス１の使用要求信号線53がバス
アービタ10に出力され、バスアービタ10からバスマスタ
21にはバス１の使用許可信号線54が入力されている。バ
スアービタ10と、バスアービタ20からはバス使用情報信
号61,62が出力され、バッファ制御回路30に入力され
る。バッファ制御回路30からは、バッファ制御信号線63
が出力されてアドレスデータバッファ31に入力される。
アドレスデータバッファ31は双方向バッファでありバス
１とバス２に接続されている。
はバス１に接続されている。バスマスタ11からはバス１
の使用要求信号線41がバス１のバスアービタ10に出力さ
れ、バスアービタ10からバスマスタ11にはバス１の使用
許可信号線42が入力されている。また、バスマスタ11か
らバス２の使用要求信号線43がバス２のバスアービタ20
に出力され、バスアービタ20からはバスマスタ11にバス
２の使用許可信号線44が入力されている。バスマスタ21
とバススレーブ22はバス２に接続されている。バスマス
タ21からはバス２の使用要求信号線51がバス２のバスア
ービタ20に出力され、バスアービタ20からバスマスタ21
にはバス２の使用許可信号線52が入力されている。ま
た、バスマスタ21からバス１の使用要求信号線53がバス
アービタ10に出力され、バスアービタ10からバスマスタ
21にはバス１の使用許可信号線54が入力されている。バ
スアービタ10と、バスアービタ20からはバス使用情報信
号61,62が出力され、バッファ制御回路30に入力され
る。バッファ制御回路30からは、バッファ制御信号線63
が出力されてアドレスデータバッファ31に入力される。
アドレスデータバッファ31は双方向バッファでありバス
１とバス２に接続されている。
次にバスマスタ11がバススレーブ22をリードアクセス
する時の競合のない場合の動作を第１図を用いて説明す
る。
する時の競合のない場合の動作を第１図を用いて説明す
る。
（１）、バスマスタ11は、バス使用要求信号を信号線41
を用いてバスアービタ10に、信号線43を用いてバスアー
ビタ20にそれぞれ同時に出力する。
を用いてバスアービタ10に、信号線43を用いてバスアー
ビタ20にそれぞれ同時に出力する。
（２）、バスアービタ10はバス１の使用許可信号を信号
線42を用いてバスマスタ11に返す。バスアービタ20は、
バス２の使用許可信号を信号線44を用いてバスマスタ11
に返すとともに、信号線62を用いてバッファ制御回路30
にバス使用中信号を出力する。
線42を用いてバスマスタ11に返す。バスアービタ20は、
バス２の使用許可信号を信号線44を用いてバスマスタ11
に返すとともに、信号線62を用いてバッファ制御回路30
にバス使用中信号を出力する。
（３）、上記（２）の結果、バスマスタ11は、バス１の
使用許可信号とバス２の使用許可信号を同時に受けと
り、バス１にアドレスを出力する。
使用許可信号とバス２の使用許可信号を同時に受けと
り、バス１にアドレスを出力する。
バッファ制御回路30は、信号線63を用いてアドレスデ
ータバッファ31のアドレスバッファをイネーブルとし、
バス１上のアドレスをバス２上に出力する。
ータバッファ31のアドレスバッファをイネーブルとし、
バス１上のアドレスをバス２上に出力する。
（４）、バススレーブ22はバス２上のアドレスにより指
示されたところのデータをバス２上に出力する。バッフ
ァ制御回路30は、バス１からリード信号をうけとり、ア
ドレスデータバッファ31のデータバッファをイネーブル
にし、バス２上のデータをバス１上に出力する。
示されたところのデータをバス２上に出力する。バッフ
ァ制御回路30は、バス１からリード信号をうけとり、ア
ドレスデータバッファ31のデータバッファをイネーブル
にし、バス２上のデータをバス１上に出力する。
（５）、バスマスタ11はバス１上のデータを受けとりア
クセスを終了する。
クセスを終了する。
以上説明したことでわかるように、従来の方法による
調停の待ち時間は縮められる。
調停の待ち時間は縮められる。
次に、アクセスが競合した場合の動作を説明する。
バス１及びバス２を通して、全てのバスマスタは全順
序に優先順位をつけておく。この場合、バスマスタ11は
バスマスタ21より高優先とする。バスマスタ11が先に使
用要求を出した場合には、バス１又はバス２のどちらか
が、他のバスマスタ（第１図ては省略している）により
使用中であるとしても、使用許可がとれた方のバスはそ
のままバスマスタ11に使用許可とする。現在のバスマス
タがアクセスを終了すると、バスマスタ11が両方の使用
許可をとりアクセスを行う。バスマスタ21が先に使用要
求を出して、どちらか一方のバスのみが使用許可の場合
には、バスマスタ21はそのまま待つが、その時バスマス
タ11からの使用要求があると、バスアービタ10とバスア
ービタ20はバスマスタ21の使用許可をとり消し、バスマ
スタ11に使用許可を与える。バスマスタ11がアクセスを
終了後にバスマスタ21がアクセスを行う。このようにし
て、バスのデッドロックは避けられる。
序に優先順位をつけておく。この場合、バスマスタ11は
バスマスタ21より高優先とする。バスマスタ11が先に使
用要求を出した場合には、バス１又はバス２のどちらか
が、他のバスマスタ（第１図ては省略している）により
使用中であるとしても、使用許可がとれた方のバスはそ
のままバスマスタ11に使用許可とする。現在のバスマス
タがアクセスを終了すると、バスマスタ11が両方の使用
許可をとりアクセスを行う。バスマスタ21が先に使用要
求を出して、どちらか一方のバスのみが使用許可の場合
には、バスマスタ21はそのまま待つが、その時バスマス
タ11からの使用要求があると、バスアービタ10とバスア
ービタ20はバスマスタ21の使用許可をとり消し、バスマ
スタ11に使用許可を与える。バスマスタ11がアクセスを
終了後にバスマスタ21がアクセスを行う。このようにし
て、バスのデッドロックは避けられる。
発明の効果 以上説明したように、本発明によれば、バスマスタ側
のバスアービタと、バススレーブ側のバスアービタに同
時にバスの使用要求を出力することによりバス調停と待
ち時間を縮め、アクセスを高速化するとともに、両バス
からの同時アクセスによるデッドロックを避ける効果が
得られる。
のバスアービタと、バススレーブ側のバスアービタに同
時にバスの使用要求を出力することによりバス調停と待
ち時間を縮め、アクセスを高速化するとともに、両バス
からの同時アクセスによるデッドロックを避ける効果が
得られる。
第１図は本発明に係るバス獲得制御方式の一実施例を示
すブロック構成図である。 １……バス、２……バス、10……バス１のバスアービ
タ、11……バス１のバスマスタの１つ、12……バス１の
バススレーブの１つ、20……バス２のバスアービタ、21
……バス２のバスマスタの１つ、22……バス２のバスス
レーブの１つ、30……バッファ制御回路、31……アドレ
スデータバッファ、41……バスマスタ11からのバス１の
使用要求信号線、42……バスマスタ11へのバス１の使用
許可信号線、43……バスマスタ11からのバス２の使用要
求信号線、44……バスマスタ11へのバス２の使用許可信
号線、51……バスマスタ21からのバス１の使用要求信号
線、52……バスマスタ21へのバス１の使用許可信号線、
53……バスマスタ21からのバス２の使用要求信号線、54
……バスマスタ21へのバス２の使用許可信号線、61……
バス１の使用中信号線、62……バス２の使用中信号線、
63……バッファ制御信号線 第２図は従来のバス獲得制御方式の一例を示すブロック
図である。 １……バス、２……バス、10……バス１のバスアービ
タ、11……バス１のバスマスタの１つ、12……バス１の
バススレーブの１つ、20……バス２のバスアービタ、21
……バス２のバスマスタの１つ、22……バス２のバスス
レーブ、30……バッファ制御回路、31……アドレスデー
タバッファ、33……アドレスデコーダ、34……アドレス
デコーダ、39……バス接続装置
すブロック構成図である。 １……バス、２……バス、10……バス１のバスアービ
タ、11……バス１のバスマスタの１つ、12……バス１の
バススレーブの１つ、20……バス２のバスアービタ、21
……バス２のバスマスタの１つ、22……バス２のバスス
レーブの１つ、30……バッファ制御回路、31……アドレ
スデータバッファ、41……バスマスタ11からのバス１の
使用要求信号線、42……バスマスタ11へのバス１の使用
許可信号線、43……バスマスタ11からのバス２の使用要
求信号線、44……バスマスタ11へのバス２の使用許可信
号線、51……バスマスタ21からのバス１の使用要求信号
線、52……バスマスタ21へのバス１の使用許可信号線、
53……バスマスタ21からのバス２の使用要求信号線、54
……バスマスタ21へのバス２の使用許可信号線、61……
バス１の使用中信号線、62……バス２の使用中信号線、
63……バッファ制御信号線 第２図は従来のバス獲得制御方式の一例を示すブロック
図である。 １……バス、２……バス、10……バス１のバスアービ
タ、11……バス１のバスマスタの１つ、12……バス１の
バススレーブの１つ、20……バス２のバスアービタ、21
……バス２のバスマスタの１つ、22……バス２のバスス
レーブ、30……バッファ制御回路、31……アドレスデー
タバッファ、33……アドレスデコーダ、34……アドレス
デコーダ、39……バス接続装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 15/177 ６７８ Ｇ０６Ｆ 15/177 ６７８Ｇ (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36,13/362 G06F 13/38 G06F 13/00 301 G06F 15/16
Claims (1)
- 【請求項１】複数のバスマスタと１つ以上のバススレー
ブが接続されているバスを複数有し、前記各々のバスに
接続されているバスマスタが他のバスのバススレーブを
アクセス可能である複数バスシステムにおいて、各バス
マスタがアクセス可能なバススレーブが接続されている
バスへのバス使用要求信号線及びバスのバス使用許可信
号線と、各バスマスタが接続されているバスのバス使用
要求信号線及びバス使用許可信号線と、各バスのバス使
用要求信号線及びバス使用許可信号線が接続されている
各バスアービタと、各バス間のアドレスデータバッファ
と、前記バッファを制御するバッファ制御回路とを有
し、各バスマスタが自己の接続されているバス以外のバ
スに接続されているバススレーブをアクセスする際に、
当該バスマスタの接続されているバスのバス使用要求信
号とアクセスするバススレーブの接続されているバスの
バス使用要求信号とを同時に出力し、全てのマスタに対
しあらかじめ規定された全順序の優先順位にしたがっ
て、マスタ側とスレーブ側の両方のバスアービタから両
方のバスの使用許可を受け取ることを特徴とするバス獲
得制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030289A JP2990692B2 (ja) | 1988-02-12 | 1988-02-12 | バス獲得制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030289A JP2990692B2 (ja) | 1988-02-12 | 1988-02-12 | バス獲得制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205365A JPH01205365A (ja) | 1989-08-17 |
| JP2990692B2 true JP2990692B2 (ja) | 1999-12-13 |
Family
ID=12299564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030289A Expired - Fee Related JP2990692B2 (ja) | 1988-02-12 | 1988-02-12 | バス獲得制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990692B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2986176B2 (ja) * | 1990-05-11 | 1999-12-06 | 株式会社日立製作所 | バス権制御方式およびバスシステム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147224A (en) * | 1980-04-18 | 1981-11-16 | Toshiba Corp | Information processor |
| JPS60129869A (ja) * | 1983-12-16 | 1985-07-11 | Matsushita Electric Ind Co Ltd | バスアクセス制御装置 |
| JPS61234447A (ja) * | 1985-04-10 | 1986-10-18 | Matsushita Electric Ind Co Ltd | バス獲得制御装置 |
| JPS62296261A (ja) * | 1986-06-17 | 1987-12-23 | Mitsubishi Electric Corp | デ−タ転送システム |
-
1988
- 1988-02-12 JP JP63030289A patent/JP2990692B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205365A (ja) | 1989-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |