JP2765484B2 - システムバス制御回路 - Google Patents
システムバス制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明はシステムバス制御回路に
関し、特に高スループットが要求されるマルチプロセッ
サシステム等におけるシステムバスのアービトレーショ
ン方式に関する。
関し、特に高スループットが要求されるマルチプロセッ
サシステム等におけるシステムバスのアービトレーショ
ン方式に関する。
【０００２】
【従来の技術】従来、この種のシステムバスにおいて
は、接続された複数のノード各々に同一論理のバス使用
権調停回路を有し、ラウンドロビンアルゴリズムを用い
て並列にアービトレーションを行っている。
は、接続された複数のノード各々に同一論理のバス使用
権調停回路を有し、ラウンドロビンアルゴリズムを用い
て並列にアービトレーションを行っている。
【０００３】このシステムバスにおいて、あるノードが
一度バス使用権を獲得すると、バス獲得ポインタが変更
され、そのノードよりも優先度の高いノードからのリク
エストが存在する限り、そのノードがリクエストを獲得
することができないようになっている。
一度バス使用権を獲得すると、バス獲得ポインタが変更
され、そのノードよりも優先度の高いノードからのリク
エストが存在する限り、そのノードがリクエストを獲得
することができないようになっている。
【０００４】
【発明が解決しようとする課題】上述した従来のシステ
ムバスのアービトレーション方式では、システムバスに
接続されるノード数が増加するにつれて、各ノードがバ
ス使用権を獲得できるまでの待ち時間が増加してしま
う。
ムバスのアービトレーション方式では、システムバスに
接続されるノード数が増加するにつれて、各ノードがバ
ス使用権を獲得できるまでの待ち時間が増加してしま
う。
【０００５】また、あるノードのリクエストが被要求元
の都合、例えばメモリユニットにおけるバンクビジー等
でキャンセルされた場合、要求元のノードが再度同じリ
クエストを発行しても、要求元のノードの優先度が高く
なるまでに時間がかかるので、そのリクエストをなかな
か処理することができなくなる危険がある。
の都合、例えばメモリユニットにおけるバンクビジー等
でキャンセルされた場合、要求元のノードが再度同じリ
クエストを発行しても、要求元のノードの優先度が高く
なるまでに時間がかかるので、そのリクエストをなかな
か処理することができなくなる危険がある。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、リクエストが被要求元の都合によってキャンセル
されたときでも、そのリクエストに関するバス使用権の
獲得までの待ち時間を短縮することができるシステムバ
ス制御回路を提供することにある。
消し、リクエストが被要求元の都合によってキャンセル
されたときでも、そのリクエストに関するバス使用権の
獲得までの待ち時間を短縮することができるシステムバ
ス制御回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によるシステムバ
ス制御回路は、同一論理のバス使用権調停回路を有しか
つラウンドロビンアルゴリズムを用いて並列にアービト
レーションを行う複数のノードが接続されるシステムバ
スの制御回路であって、バス使用権獲得後の他のノード
からのリクエスト要求に対して自回路の都合によるキャ
ンセルを示すリクエスト受信拒絶を通知する手段と、前
記リクエスト受信拒絶の受信時に他のノードへのバス使
用権獲得のためのリクエスト要求にそのリクエスト要求
が前記リクエスト受信拒絶による再発行を示すリトライ
ビットを付加して送出する手段と、他のノードからのバ
ス使用権獲得のためのリクエスト要求に前記リトライビ
ットが付加されているときに当該他のノードに対して優
先的にバス使用権を与えるよう制御する手段とを前記複
数のノード各々に備えている。
ス制御回路は、同一論理のバス使用権調停回路を有しか
つラウンドロビンアルゴリズムを用いて並列にアービト
レーションを行う複数のノードが接続されるシステムバ
スの制御回路であって、バス使用権獲得後の他のノード
からのリクエスト要求に対して自回路の都合によるキャ
ンセルを示すリクエスト受信拒絶を通知する手段と、前
記リクエスト受信拒絶の受信時に他のノードへのバス使
用権獲得のためのリクエスト要求にそのリクエスト要求
が前記リクエスト受信拒絶による再発行を示すリトライ
ビットを付加して送出する手段と、他のノードからのバ
ス使用権獲得のためのリクエスト要求に前記リトライビ
ットが付加されているときに当該他のノードに対して優
先的にバス使用権を与えるよう制御する手段とを前記複
数のノード各々に備えている。
【０００８】本発明による他のシステムバス制御回路
は、上記の構成のほかに、前記複数のノードに接続され
かつ前記リトライビットを含むリクエスト要求を伝送す
るリクエスト線と、前記複数のノードに接続されかつ前
記リクエスト受信拒絶を通知するリクエスト受信拒絶信
号線とを具備している。
は、上記の構成のほかに、前記複数のノードに接続され
かつ前記リトライビットを含むリクエスト要求を伝送す
るリクエスト線と、前記複数のノードに接続されかつ前
記リクエスト受信拒絶を通知するリクエスト受信拒絶信
号線とを具備している。
【０００９】
【作用】リクエスト受信拒絶通知信号線によってその直
前に送出したリクエストがキャンセルされると、そのリ
クエストの再発行時に少なくともリトライビットをアド
レスバス要求ビットまたはデータバス要求ビットに付加
して出力する。
前に送出したリクエストがキャンセルされると、そのリ
クエストの再発行時に少なくともリトライビットをアド
レスバス要求ビットまたはデータバス要求ビットに付加
して出力する。
【００１０】各ノードのアービタはリクエスト線上のリ
クエストのアドレスバス要求ビットまたはデータバス要
求ビットに少なくともリトライビットが付加されていれ
ば、そのリクエストに対して優先的にバス使用権を与え
るよう制御する。
クエストのアドレスバス要求ビットまたはデータバス要
求ビットに少なくともリトライビットが付加されていれ
ば、そのリクエストに対して優先的にバス使用権を与え
るよう制御する。
【００１１】これによって、リクエストが被要求元の都
合によってキャンセルされたときでも、そのリクエスト
に関するバス使用権の獲得までの待ち時間を短縮するこ
とが可能となる。
合によってキャンセルされたときでも、そのリクエスト
に関するバス使用権の獲得までの待ち時間を短縮するこ
とが可能となる。
【００１２】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ノード１はリクエスト送出
制御回路２と、アービタ３と、データ受信回路４と、デ
ータ転送キュー５と、リクエスト受信回路６と、リクエ
ストキュー７と、レジスタ８〜１７とから構成されてい
る。
ック図である。図において、ノード１はリクエスト送出
制御回路２と、アービタ３と、データ受信回路４と、デ
ータ転送キュー５と、リクエスト受信回路６と、リクエ
ストキュー７と、レジスタ８〜１７とから構成されてい
る。
【００１４】本発明によるシステムバスは、各々独立に
配設されたアドレスバス１０１とコマンドバス１０２と
データバス１０３とリクエスト線１０４とリクエスト受
信拒絶通知信号線１０５とから構成されている。尚、リ
クエスト線１０４上のリクエストは優先ビットとリトラ
イビットとアドレスバス要求ビットとデータバス要求ビ
ットとからなる４ビットの情報で表される。
配設されたアドレスバス１０１とコマンドバス１０２と
データバス１０３とリクエスト線１０４とリクエスト受
信拒絶通知信号線１０５とから構成されている。尚、リ
クエスト線１０４上のリクエストは優先ビットとリトラ
イビットとアドレスバス要求ビットとデータバス要求ビ
ットとからなる４ビットの情報で表される。
【００１５】リクエスト送出制御回路２はデータ転送キ
ュー５に転送すべきデータ及びデータ識別子が格納され
ると、レジスタ１６を介してリクエスト線１０４にデー
タバス１０３を獲得すべくバス使用権獲得要求を出力す
る。
ュー５に転送すべきデータ及びデータ識別子が格納され
ると、レジスタ１６を介してリクエスト線１０４にデー
タバス１０３を獲得すべくバス使用権獲得要求を出力す
る。
【００１６】また、リクエスト送出制御回路２はリクエ
ストキュー７にリクエストコマンド及びリクエストアド
レスが格納されると、レジスタ１６を介してリクエスト
線１０４にアドレスバス１０１及びコマンドバス１０２
を獲得すべくバス使用権獲得要求を出力する。
ストキュー７にリクエストコマンド及びリクエストアド
レスが格納されると、レジスタ１６を介してリクエスト
線１０４にアドレスバス１０１及びコマンドバス１０２
を獲得すべくバス使用権獲得要求を出力する。
【００１７】さらに、リクエスト送出制御回路２はリク
エスト受信拒絶通知信号線１０５によってその直前に送
出したリクエストが被要求元の都合、例えばバンクビジ
ー等によってキャンセルされると、同じリクエストの再
発行を行うときにリトライビットをアドレスバス要求ビ
ットまたはデータバス要求ビットに付加して出力するよ
う制御する。
エスト受信拒絶通知信号線１０５によってその直前に送
出したリクエストが被要求元の都合、例えばバンクビジ
ー等によってキャンセルされると、同じリクエストの再
発行を行うときにリトライビットをアドレスバス要求ビ
ットまたはデータバス要求ビットに付加して出力するよ
う制御する。
【００１８】アービタ３は他のノードのアービタ（図示
せず）と同一論理のバス使用権調停回路であり、レジス
タ１７を介して入力される自ノード及び他のノードのバ
ス使用権獲得要求に対して他のノードのアービタととも
に分散アービトレーションを行い、バス使用権獲得の有
無をリクエスト送出制御回路２に出力する。
せず）と同一論理のバス使用権調停回路であり、レジス
タ１７を介して入力される自ノード及び他のノードのバ
ス使用権獲得要求に対して他のノードのアービタととも
に分散アービトレーションを行い、バス使用権獲得の有
無をリクエスト送出制御回路２に出力する。
【００１９】また、アービタ３はリクエスト線１０４上
のリクエストのアドレスバス要求ビットとデータバス要
求ビットとに優先ビット及びリトライビットが付加され
ていれば、そのリクエストに対して最優先でバス使用権
を与えるよう制御する。
のリクエストのアドレスバス要求ビットとデータバス要
求ビットとに優先ビット及びリトライビットが付加され
ていれば、そのリクエストに対して最優先でバス使用権
を与えるよう制御する。
【００２０】データ受信回路４はレジスタ８を介してデ
ータバス１０３に、レジスタ９を介してコマンドバス１
０２に夫々接続されている。すなわち、データ受信回路
４はレジスタ８を介してデータバス１０３からデータを
受信するとともに、レジスタ９を介してコマンドバス１
０２からデータ識別子を受信する。
ータバス１０３に、レジスタ９を介してコマンドバス１
０２に夫々接続されている。すなわち、データ受信回路
４はレジスタ８を介してデータバス１０３からデータを
受信するとともに、レジスタ９を介してコマンドバス１
０２からデータ識別子を受信する。
【００２１】データ転送キュー５はレジスタ１０を介し
てデータバス１０３に、レジスタ１１を介してコマンド
バス１０２に夫々接続されている。すなわち、データ転
送キュー５はレジスタ１０を介してデータバス１０３に
データを送出するとともに、レジスタ１１を介してコマ
ンドバス１０２にデータ識別子を送出する。
てデータバス１０３に、レジスタ１１を介してコマンド
バス１０２に夫々接続されている。すなわち、データ転
送キュー５はレジスタ１０を介してデータバス１０３に
データを送出するとともに、レジスタ１１を介してコマ
ンドバス１０２にデータ識別子を送出する。
【００２２】リクエスト受信回路６はレジスタ１２を介
してコマンドバス１０２に、レジスタ１３を介してアド
レスバス１０１に夫々接続されている。すなわち、リク
エスト受信回路６はレジスタ１２を介してコマンドバス
１０２からリクエストコマンドを受信するとともに、レ
ジスタ１３を介してアドレスバス１０１からリクエスト
アドレスを受信する。
してコマンドバス１０２に、レジスタ１３を介してアド
レスバス１０１に夫々接続されている。すなわち、リク
エスト受信回路６はレジスタ１２を介してコマンドバス
１０２からリクエストコマンドを受信するとともに、レ
ジスタ１３を介してアドレスバス１０１からリクエスト
アドレスを受信する。
【００２３】リクエストキュー７はレジスタ１４を介し
てコマンドバス１０２に、レジスタ１５を介してアドレ
スバス１０１に夫々接続されている。すなわち、リクエ
ストキュー７はレジスタ１４を介してコマンドバス１０
２にリクエストコマンドを送出するとともに、レジスタ
１５を介してアドレスバス１０１にリクエストアドレス
を送出する。
てコマンドバス１０２に、レジスタ１５を介してアドレ
スバス１０１に夫々接続されている。すなわち、リクエ
ストキュー７はレジスタ１４を介してコマンドバス１０
２にリクエストコマンドを送出するとともに、レジスタ
１５を介してアドレスバス１０１にリクエストアドレス
を送出する。
【００２４】図２は図１のリクエスト線１０４の構成を
示す図である。図において、リクエスト線１０４上の各
ノード＃０〜＃ｎからのリクエストは優先ビットとリト
ライビットとアドレスバス要求ビットとデータバス要求
ビットとからなる４ビットの情報で表される。
示す図である。図において、リクエスト線１０４上の各
ノード＃０〜＃ｎからのリクエストは優先ビットとリト
ライビットとアドレスバス要求ビットとデータバス要求
ビットとからなる４ビットの情報で表される。
【００２５】ここで、アドレスバス要求ビット及びデー
タバス要求ビットは夫々各ノード＃０〜＃ｎからのアド
レスバス使用権獲得要求及びデータバス使用権獲得要求
を表している。
タバス要求ビットは夫々各ノード＃０〜＃ｎからのアド
レスバス使用権獲得要求及びデータバス使用権獲得要求
を表している。
【００２６】また、優先ビットとは無条件に優先的にバ
スの使用権を獲得したいノードがアドレスバス使用権獲
得要求及びデータバス使用権獲得要求に付加してアービ
トレーションを要求する場合にアサートされる。
スの使用権を獲得したいノードがアドレスバス使用権獲
得要求及びデータバス使用権獲得要求に付加してアービ
トレーションを要求する場合にアサートされる。
【００２７】さらに、リトライビットはあるリクエスト
が被要求元の都合によってキャンセルされ、そのリクエ
スト要求元がそのリクエストを再発行したいときにアド
レスバス使用権獲得要求及びデータバス使用権獲得要求
に付加してアービトレーションを要求する場合にアサー
トされる。
が被要求元の都合によってキャンセルされ、そのリクエ
スト要求元がそのリクエストを再発行したいときにアド
レスバス使用権獲得要求及びデータバス使用権獲得要求
に付加してアービトレーションを要求する場合にアサー
トされる。
【００２８】図３は図１のアービタ３の構成を示すブロ
ック図である。図において、アービタ３はデコーダ３
１，３２と、アンドゲート３３〜４４と、アドレスバス
アービタ４５〜４８と、データバスアービタ４９〜５２
と、プライオリティアービタ５３とから構成されてい
る。
ック図である。図において、アービタ３はデコーダ３
１，３２と、アンドゲート３３〜４４と、アドレスバス
アービタ４５〜４８と、データバスアービタ４９〜５２
と、プライオリティアービタ５３とから構成されてい
る。
【００２９】デコーダ３１はリクエスト線１０４の優先
ビットとリトライビットとをデコードし、そのデコード
結果をアンドゲート３３〜４４に夫々出力する。すなわ
ち、デコーダ３１は優先ビットとリトライビットとがと
もに“０”であることを示す“００”の信号をアンドゲ
ート３３〜３５に夫々出力する。
ビットとリトライビットとをデコードし、そのデコード
結果をアンドゲート３３〜４４に夫々出力する。すなわ
ち、デコーダ３１は優先ビットとリトライビットとがと
もに“０”であることを示す“００”の信号をアンドゲ
ート３３〜３５に夫々出力する。
【００３０】また、デコーダ３１は優先ビットが“０”
で、リトライビットが“１”であることを示す“０１”
の信号をアンドゲート３６〜３８に夫々出力し、優先ビ
ットが“１”で、リトライビットが“０”であることを
示す“１０”の信号をアンドゲート３９〜４１に夫々出
力する。
で、リトライビットが“１”であることを示す“０１”
の信号をアンドゲート３６〜３８に夫々出力し、優先ビ
ットが“１”で、リトライビットが“０”であることを
示す“１０”の信号をアンドゲート３９〜４１に夫々出
力する。
【００３１】さらに、デコーダ３１は優先ビットとリト
ライビットとがともに“１”であることを示す“１１”
の信号をアンドゲート４２〜４４に夫々出力する。
ライビットとがともに“１”であることを示す“１１”
の信号をアンドゲート４２〜４４に夫々出力する。
【００３２】デコーダ３２はリクエスト線１０４のアド
レスバス要求ビットとデータバス要求ビットとをデコー
ドし、そのデコード結果をアンドゲート３３〜４４に夫
々出力する。
レスバス要求ビットとデータバス要求ビットとをデコー
ドし、そのデコード結果をアンドゲート３３〜４４に夫
々出力する。
【００３３】すなわち、デコーダ３２はアドレスバス１
０１とデータバス１０３とを同時に獲得するための要求
を示す“１１”の信号をアンドゲート３３，３６，３
９，４２に夫々出力する。
０１とデータバス１０３とを同時に獲得するための要求
を示す“１１”の信号をアンドゲート３３，３６，３
９，４２に夫々出力する。
【００３４】また、デコーダ３２はアドレスバス１０１
のみを獲得するための要求を示す“１０”の信号をアン
ドゲート３４，３７，４０，４３に夫々出力する。さら
に、デコーダ３２はデータバス１０３のみを獲得するた
めの要求を示す“０１”の信号をアンドゲート３５，３
８，４１，４４に夫々出力する。
のみを獲得するための要求を示す“１０”の信号をアン
ドゲート３４，３７，４０，４３に夫々出力する。さら
に、デコーダ３２はデータバス１０３のみを獲得するた
めの要求を示す“０１”の信号をアンドゲート３５，３
８，４１，４４に夫々出力する。
【００３５】アンドゲート３３はデコーダ３１からの
“００”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４５及びデータバスアービタ４９に出力する。すなわ
ち、アンドゲート３３は優先ビット及びリトライビット
がともに付加されていないアドレスバス要求ビット及び
データバス要求ビットの入力時に、アドレスバスアービ
タ４５及びデータバスアービタ４９に“１”を出力す
る。
“００”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４５及びデータバスアービタ４９に出力する。すなわ
ち、アンドゲート３３は優先ビット及びリトライビット
がともに付加されていないアドレスバス要求ビット及び
データバス要求ビットの入力時に、アドレスバスアービ
タ４５及びデータバスアービタ４９に“１”を出力す
る。
【００３６】アンドゲート３４はデコーダ３１からの
“００”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４５に出力する。すなわち、アンドゲート３４は優先
ビット及びリトライビットがともに付加されていないア
ドレスバス要求ビットの入力時に、アドレスバスアービ
タ４５に“１”を出力する。
“００”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４５に出力する。すなわち、アンドゲート３４は優先
ビット及びリトライビットがともに付加されていないア
ドレスバス要求ビットの入力時に、アドレスバスアービ
タ４５に“１”を出力する。
【００３７】アンドゲート３５はデコーダ３１からの
“００”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
４９に出力する。すなわち、アンドゲート３５は優先ビ
ット及びリトライビットがともに付加されていないデー
タバス要求ビットの入力時に、データバスアービタ４９
に“１”を出力する。
“００”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
４９に出力する。すなわち、アンドゲート３５は優先ビ
ット及びリトライビットがともに付加されていないデー
タバス要求ビットの入力時に、データバスアービタ４９
に“１”を出力する。
【００３８】アンドゲート３６はデコーダ３１からの
“０１”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４６及びデータバスアービタ５０に出力する。すなわ
ち、アンドゲート３６はリトライビットが付加されたア
ドレスバス要求ビット及びデータバス要求ビットの入力
時に、アドレスバスアービタ４６及びデータバスアービ
タ５０に“１”を出力する。
“０１”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４６及びデータバスアービタ５０に出力する。すなわ
ち、アンドゲート３６はリトライビットが付加されたア
ドレスバス要求ビット及びデータバス要求ビットの入力
時に、アドレスバスアービタ４６及びデータバスアービ
タ５０に“１”を出力する。
【００３９】アンドゲート３７はデコーダ３１からの
“０１”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４６に出力する。すなわち、アンドゲート３７はリト
ライビットが付加されたアドレスバス要求ビットの入力
時に、アドレスバスアービタ４６に“１”を出力する。
“０１”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４６に出力する。すなわち、アンドゲート３７はリト
ライビットが付加されたアドレスバス要求ビットの入力
時に、アドレスバスアービタ４６に“１”を出力する。
【００４０】アンドゲート３８はデコーダ３１からの
“０１”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
５０に出力する。すなわち、アンドゲート３８はリトラ
イビットが付加されたデータバス要求ビットの入力時
に、データバスアービタ５０に“１”を出力する。
“０１”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
５０に出力する。すなわち、アンドゲート３８はリトラ
イビットが付加されたデータバス要求ビットの入力時
に、データバスアービタ５０に“１”を出力する。
【００４１】アンドゲート３９はデコーダ３１からの
“１０”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４７及びデータバスアービタ５１に出力する。すなわ
ち、アンドゲート３９は優先ビットが付加されたアドレ
スバス要求ビット及びデータバス要求ビットの入力時
に、アドレスバスアービタ４７及びデータバスアービタ
５１に“１”を出力する。
“１０”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４７及びデータバスアービタ５１に出力する。すなわ
ち、アンドゲート３９は優先ビットが付加されたアドレ
スバス要求ビット及びデータバス要求ビットの入力時
に、アドレスバスアービタ４７及びデータバスアービタ
５１に“１”を出力する。
【００４２】アンドゲート４０はデコーダ３１からの
“１０”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４７に出力する。すなわち、アンドゲート４０は優先
ビットが付加されたアドレスバス要求ビットの入力時
に、アドレスバスアービタ４７に“１”を出力する。
“１０”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４７に出力する。すなわち、アンドゲート４０は優先
ビットが付加されたアドレスバス要求ビットの入力時
に、アドレスバスアービタ４７に“１”を出力する。
【００４３】アンドゲート４１はデコーダ３１からの
“１０”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
５１に出力する。すなわち、アンドゲート４１は優先ビ
ットが付加されたデータバス要求ビットの入力時に、デ
ータバスアービタ５１に“１”を出力する。
“１０”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
５１に出力する。すなわち、アンドゲート４１は優先ビ
ットが付加されたデータバス要求ビットの入力時に、デ
ータバスアービタ５１に“１”を出力する。
【００４４】アンドゲート４２はデコーダ３１からの
“１１”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４８及びデータバスアービタ５２に出力する。すなわ
ち、アンドゲート４２は優先ビット及びリトライビット
がともに付加されたアドレスバス要求ビット及びデータ
バス要求ビットの入力時に、アドレスバスアービタ４８
及びデータバスアービタ５２に“１”を出力する。
“１１”の信号と、デコーダ３２からの“１１”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４８及びデータバスアービタ５２に出力する。すなわ
ち、アンドゲート４２は優先ビット及びリトライビット
がともに付加されたアドレスバス要求ビット及びデータ
バス要求ビットの入力時に、アドレスバスアービタ４８
及びデータバスアービタ５２に“１”を出力する。
【００４５】アンドゲート４３はデコーダ３１からの
“１１”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４８に出力する。すなわち、アンドゲート４３は優先
ビット及びリトライビットがともに付加されたアドレス
バス要求ビットの入力時に、アドレスバスアービタ４８
に“１”を出力する。
“１１”の信号と、デコーダ３２からの“１０”の信号
とのアンドをとり、その演算結果をアドレスバスアービ
タ４８に出力する。すなわち、アンドゲート４３は優先
ビット及びリトライビットがともに付加されたアドレス
バス要求ビットの入力時に、アドレスバスアービタ４８
に“１”を出力する。
【００４６】アンドゲート４４はデコーダ３１からの
“１１”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
５２に出力する。すなわち、アンドゲート４４は優先ビ
ット及びリトライビットがともに付加されたデータバス
要求ビットの入力時に、データバスアービタ５２に
“１”を出力する。
“１１”の信号と、デコーダ３２からの“０１”の信号
とのアンドをとり、その演算結果をデータバスアービタ
５２に出力する。すなわち、アンドゲート４４は優先ビ
ット及びリトライビットがともに付加されたデータバス
要求ビットの入力時に、データバスアービタ５２に
“１”を出力する。
【００４７】アドレスバスアービタ４５は優先ビット及
びリトライビットがともに“０”である場合の各ノード
からのアドレスバス１０１の使用権獲得要求に対するア
ービトレーションを行う。
びリトライビットがともに“０”である場合の各ノード
からのアドレスバス１０１の使用権獲得要求に対するア
ービトレーションを行う。
【００４８】アドレスバスアービタ４６は優先ビットが
“０”で、リトライビットが“１”である場合の各ノー
ドからのアドレスバス１０１の使用権獲得要求に対する
アービトレーションを行う。
“０”で、リトライビットが“１”である場合の各ノー
ドからのアドレスバス１０１の使用権獲得要求に対する
アービトレーションを行う。
【００４９】アドレスバスアービタ４７は優先ビットが
“１”で、リトライビットが“０”である場合の各ノー
ドからのアドレスバス１０１の使用権獲得要求に対する
アービトレーションを行う。
“１”で、リトライビットが“０”である場合の各ノー
ドからのアドレスバス１０１の使用権獲得要求に対する
アービトレーションを行う。
【００５０】アドレスバスアービタ４８は優先ビット及
びトライビットがともに“１”である場合の各ノードか
らのアドレスバス１０１の使用権獲得要求に対するアー
ビトレーションを行う。
びトライビットがともに“１”である場合の各ノードか
らのアドレスバス１０１の使用権獲得要求に対するアー
ビトレーションを行う。
【００５１】データバスアービタ４９は優先ビット及び
リトライビットがともに“０”である場合の各ノードか
らのデータバス１０３の使用権獲得要求に対するアービ
トレーションを行う。
リトライビットがともに“０”である場合の各ノードか
らのデータバス１０３の使用権獲得要求に対するアービ
トレーションを行う。
【００５２】データバスアービタ５０は優先ビットが
“０”で、リトライビットが“１”である場合の各ノー
ドからのデータバス１０３の使用権獲得要求に対するア
ービトレーションを行う。
“０”で、リトライビットが“１”である場合の各ノー
ドからのデータバス１０３の使用権獲得要求に対するア
ービトレーションを行う。
【００５３】データバスアービタ５１は優先ビットが
“１”で、リトライビットが“０”である場合の各ノー
ドからのデータバス１０３の使用権獲得要求に対するア
ービトレーションを行う。
“１”で、リトライビットが“０”である場合の各ノー
ドからのデータバス１０３の使用権獲得要求に対するア
ービトレーションを行う。
【００５４】データバスアービタ５２は優先ビット及び
リトライビットがともに“１”である場合の各ノードか
らのデータバス１０３の使用権獲得要求に対するアービ
トレーションを行う。
リトライビットがともに“１”である場合の各ノードか
らのデータバス１０３の使用権獲得要求に対するアービ
トレーションを行う。
【００５５】プライオリティアービタ５３はアドレスバ
スアービタ４５〜４８及びデータバスアービタ４９〜５
２各々の調停結果を予め設定された優先順位にしたがっ
てさらに調停づけをする。
スアービタ４５〜４８及びデータバスアービタ４９〜５
２各々の調停結果を予め設定された優先順位にしたがっ
てさらに調停づけをする。
【００５６】このプライオリティアービタ５３では優先
順位が、「優先ビットとリトライビットとがともに
“１”の場合」＞「優先ビットが“１”で、リトライビ
ットが“０”の場合」＞「優先ビットが“０”で、リト
ライビットが“１”の場合」＞「優先ビットとリトライ
ビットとがともに“０”の場合」と設定されており、ア
ドレスバスアービタ４５〜４８及びデータバスアービタ
４９〜５２各々の調停結果を次のような順位で調停す
る。
順位が、「優先ビットとリトライビットとがともに
“１”の場合」＞「優先ビットが“１”で、リトライビ
ットが“０”の場合」＞「優先ビットが“０”で、リト
ライビットが“１”の場合」＞「優先ビットとリトライ
ビットとがともに“０”の場合」と設定されており、ア
ドレスバスアービタ４５〜４８及びデータバスアービタ
４９〜５２各々の調停結果を次のような順位で調停す
る。
【００５７】つまり、アドレスバスアービタ４８及びデ
ータバスアービタ５２の調停結果＞アドレスバスアービ
タ４７及びデータバスアービタ５１の調停結果＞アドレ
スバスアービタ４６及びデータバスアービタ５０の調停
結果＞アドレスバスアービタ４５及びデータバスアービ
タ４９の調停結果という順位でプライオリティアービタ
５３での優先度が決定される。
ータバスアービタ５２の調停結果＞アドレスバスアービ
タ４７及びデータバスアービタ５１の調停結果＞アドレ
スバスアービタ４６及びデータバスアービタ５０の調停
結果＞アドレスバスアービタ４５及びデータバスアービ
タ４９の調停結果という順位でプライオリティアービタ
５３での優先度が決定される。
【００５８】尚、プライオリティアービタ５３では高位
のアービタの出力がアドレスバス１０１及びデータバス
１０２のどちらかしか使用しないことを表している場
合、空いているほうのバスの使用権獲得ノードを優先順
位が次位のアービタ出力によって決定する。
のアービタの出力がアドレスバス１０１及びデータバス
１０２のどちらかしか使用しないことを表している場
合、空いているほうのバスの使用権獲得ノードを優先順
位が次位のアービタ出力によって決定する。
【００５９】また、プライオリティアービタ５３では優
先ビットとリトライビットとの各組合せにおける優先ノ
ード位置を示すポインタは夫々独立に管理される。
先ビットとリトライビットとの各組合せにおける優先ノ
ード位置を示すポインタは夫々独立に管理される。
【００６０】したがって、リクエストが被要求元の都合
によってキャンセルされたときにそのリクエストを再発
行する場合にアドレスバス使用権獲得要求及びデータバ
ス使用権獲得要求に優先ビットとリトライビットとを付
加してアービトレーションを要求すれば、そのリクエス
トは最優先でバス使用権を獲得することができる。
によってキャンセルされたときにそのリクエストを再発
行する場合にアドレスバス使用権獲得要求及びデータバ
ス使用権獲得要求に優先ビットとリトライビットとを付
加してアービトレーションを要求すれば、そのリクエス
トは最優先でバス使用権を獲得することができる。
【００６１】このように、他のノードへのリクエスト要
求に対してリクエスト受信拒絶が通知されたときそのリ
クエスト要求に再発行を示すリトライビットを付加して
送出し、他のノードからのリクエスト要求にリトライビ
ットが付加されているときにそのノードに対して優先的
にバス使用権を与えるよう制御することによって、リク
エストが被要求元の都合によってキャンセルされたとき
でも、そのリクエストに関するバス使用権の獲得までの
待ち時間を短縮することができる。
求に対してリクエスト受信拒絶が通知されたときそのリ
クエスト要求に再発行を示すリトライビットを付加して
送出し、他のノードからのリクエスト要求にリトライビ
ットが付加されているときにそのノードに対して優先的
にバス使用権を与えるよう制御することによって、リク
エストが被要求元の都合によってキャンセルされたとき
でも、そのリクエストに関するバス使用権の獲得までの
待ち時間を短縮することができる。
【００６２】
【発明の効果】以上説明したように本発明によれば、他
のノードへのリクエスト要求に対してリクエスト受信拒
絶が通知されてきたときに他のノードへのリクエスト要
求にそのリクエスト要求の再発行を示すリトライビット
を付加して送出し、他のノードからのリクエスト要求に
リトライビットが付加されているときにそのノードに対
して優先的にバス使用権を与えるよう制御することによ
って、リクエストが被要求元の都合によってキャンセル
されたときでも、そのリクエストに関するバス使用権の
獲得までの待ち時間を短縮することができるという効果
がある。
のノードへのリクエスト要求に対してリクエスト受信拒
絶が通知されてきたときに他のノードへのリクエスト要
求にそのリクエスト要求の再発行を示すリトライビット
を付加して送出し、他のノードからのリクエスト要求に
リトライビットが付加されているときにそのノードに対
して優先的にバス使用権を与えるよう制御することによ
って、リクエストが被要求元の都合によってキャンセル
されたときでも、そのリクエストに関するバス使用権の
獲得までの待ち時間を短縮することができるという効果
がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のリクエスト線の構成を示す図である。
【図３】図１のアービタの構成を示すブロック図であ
る。
る。
１ ノード ２ リクエスト送出制御回路 ３ アービタ ４ データ受信回路 ５ データ転送キュー ６ リクエスト受信回路 ７ リクエストキュー ３１，３２ デコーダ ３３〜４４ アンドゲート ４５〜４８ アドレスバスアービタ ４９〜５２ データバスアービタ ５３ プライオリティアービタ
Claims (3)
- 【請求項１】 同一論理のバス使用権調停回路を有しか
つラウンドロビンアルゴリズムを用いて並列にアービト
レーションを行う複数のノードが接続されるシステムバ
スの制御回路であって、バス使用権獲得後の他のノード
からのリクエスト要求に対して自回路の都合によるキャ
ンセルを示すリクエスト受信拒絶を通知する手段と、前
記リクエスト受信拒絶の受信時に他のノードへのバス使
用権獲得のためのリクエスト要求にそのリクエスト要求
が前記リクエスト受信拒絶による再発行を示すリトライ
ビットを付加して送出する手段と、他のノードからのバ
ス使用権獲得のためのリクエスト要求に前記リトライビ
ットが付加されているときに当該他のノードに対して優
先的にバス使用権を与えるよう制御する手段とを前記複
数のノード各々に有することを特徴とするシステムバス
制御回路。 - 【請求項２】 前記複数のノードに接続されかつ前記リ
トライビットを含むリクエスト要求を伝送するリクエス
ト線と、前記複数のノードに接続されかつ自回路の都合
によって前記リクエスト受信拒絶を通知するリクエスト
受信拒絶信号線とを含むことを特徴とする請求項１記載
のシステムバス制御回路。 - 【請求項３】 前記リクエスト線は、少なくとも前記リ
トライビットと優先ビットとアドレスバス要求ビットと
データバス要求ビットとからなる信号を伝送するよう構
成されたことを特徴とする請求項２記載のシステムバス
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154388A JP2765484B2 (ja) | 1994-07-06 | 1994-07-06 | システムバス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6154388A JP2765484B2 (ja) | 1994-07-06 | 1994-07-06 | システムバス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822434A JPH0822434A (ja) | 1996-01-23 |
| JP2765484B2 true JP2765484B2 (ja) | 1998-06-18 |
Family
ID=15583051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6154388A Expired - Lifetime JP2765484B2 (ja) | 1994-07-06 | 1994-07-06 | システムバス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765484B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050120565A (ko) * | 2004-06-17 | 2005-12-22 | 인텔 코오퍼레이션 | 전력-관리된 리소스들을 공유하는 디바이스들 간의 전력상태 조정 |
| US7130943B2 (en) * | 2004-09-30 | 2006-10-31 | Freescale Semiconductor, Inc. | Data processing system with bus access retraction |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164430A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Control system for interrupting priority |
| JPH036649A (ja) * | 1989-06-02 | 1991-01-14 | Nec Eng Ltd | データ処理装置 |
| JPH0352052A (ja) * | 1989-07-20 | 1991-03-06 | Meidensha Corp | マルチｃｐｕシステムのバス調停方式 |
-
1994
- 1994-07-06 JP JP6154388A patent/JP2765484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0822434A (ja) | 1996-01-23 |
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