JPH0352052A

JPH0352052A - マルチｃｐｕシステムのバス調停方式

Info

Publication number: JPH0352052A
Application number: JP18852689A
Authority: JP
Inventors: Junichi Takai; 純一高井; Toshiya Nishijima; 西島　敏也; Yasushi Tajiri; 田尻　裕史
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1989-07-20
Filing date: 1989-07-20
Publication date: 1991-03-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ．産業上の利用分野本発明は、マルチＣＰＵシステムを構成する各ＣＰＵ間
のバス使用権を調停するマルチＣＰＵシステムのバス調
停方式に関するものである。

Ｂ．発明の概要本発明のマルチＣＰＵシステムのバスｉ停方式は、調停
コード設定回路とバス・アービタ回路の間に調停コード
巡回回路を設けたもので、この調停コード巡回回路によ
りマルチＣＰＵシステムを構成する各ＣＰＵに個別に与
えられる調停コードを各アービトレーション・サイクル
毎に順次変更させ、各ＣＰＵのバス使用権の優先順位を
巡回させるようにしたものである。

Ｃ．従来の技術複数のｃｐｕ　＜中央処理装置）をバス結合した密結合
型マルチＣＰＬ７システムにおいて、共有テーブルを複
数のＣＰＵが同時にアクセスする混乱を防ぐために、各
ＣＰＵ間のバス使用権の調停が必要となる。このバス調
停方式として、並列バス調停方式がある。

この並列ハス調停方式には、集中アービトレーシゴン方
式と分散アービトレーシ３ン方式とがあり、集中アービ
トレーション方式は、アービタ回路をシステム内の一箇
所に置き、各ＣＰＵとの間のバス要求とバス許可の信号
の授受をバス上の専用ラインを介して行うものである。

また、分散アービトレーション方式は、アービタ回路を
各ＣＰＵに搭載し、バス上に用意された調停コード用の
ライン（ワイアードＯＲ接続されている）に夫々のＣＰ
Ｕから個別の調停コードを出力し、そのラインの最終レ
ベルを各ＣＰＵ上のアービタ回路が判断して調停するも
のである。

前者の集中アービトレーション方式は第４図に示すよう
に構或されている。第４図において、４０ｌ〜４０ｎは
マルチＣＰＵシステムを構成するＣＰＵ，４１はアドレ
ス／データ／コントロール信号などを含むバス（信号束
）、４２はバス・アービタ回路、４３１〜４３アは各Ｃ
ＰＵ４０，〜４０ｎのバス要求信号、４４，〜４４ｆｉ
は各ＣＰＵ４０＋〜４０ｎに対するバス許可信号である
。この調停方式では、複数のＣＰＵ４０，〜４０，，を
１個のバス・アービタ回路４２で調停するため、各ＣＰ
Ｕ４０．〜４０．のバス使用権の優先度をアービタ回路
４２で一括して決定する。このため、各ＣＰｔＪ４０，
〜４０．，に対し、マクロ的にみて均等な優先度を与え
る手段として、各ＣＰＵ４０，〜４０ｎの持つ優先度を
順次ローテーションしながら変更していくラウンド・ロ
ビン方式が一般的に用いられている。このラウンド・ロ
ビン方式は、対象となるＣＰＵに最高優先度が与えられ
てバス４１を１度使用すると、そのＣＰＵの優先度は最
下位に下げられ、他のＣＰＵの優先度が繰り上げられる
ことにより、各ＣＰＵ４０，〜４０ｎの持つ優先度は順
次ローテーションさレル。

一方、後者の分散アービトレーション方式は第５図に示
すように構或されている。第５図において、５０１〜５
０。はマルチＣＰＵを構成するＣＰＵ１５１はアドレス
／データ／コントロール信号などを含むバス、５２．〜
５２７は各ＣＰＵ５０＋〜５０．に搭載されたバス・ア
ービタ回路、５３，〜５３ｈはアービトレーションのタ
イミング生戊回路、５４，　〜５４．は各ＣＰＵ５０．
〜５０ｎに個別に与える調停コードを設定する調停コー
ド設定回路、５５はアービトレーション用パスである。

上述の調停コード設定回路５４，〜５４イは、各ＣＰ　
Ｕ　５　０　Ｉ〜５０ｎが物理的に配置される場所を示
す地理的アドレスを入力して与えることもできる。

この地理的アドレスは、例えばユニットなどにＣＰＵボ
ードを実装する場合に、それを実装するスロット毎に与
えられる固有のコードであり、物理的にはマザーボード
などにそのコードを表現する信号が用意される。

この分散アービトレーション方式では、マルチＣＰＵシ
ステム内で統一されたバス調停サイクルが実行される。

このとき、バス使用を要求するＣＰＵ５０１〜５０，，
は、このサイクルに合わせて自分に与えられた専用の調
停コードをエンコードとして、アービトレーション用バ
ス５５上にオーブンコレクタ出力する。すると、物理的
に”１１（Ｈｉｇｈ）”レベルの信号と“Ｌ　（Ｌｏｗ
）”レベルの信号が出力されたビット・ラインは″Ｌ”
に固定されるので、各Ｃ　Ｐ　Ｕ　５　０　ｌ〜５０ｎ
に搭載されたバス・アービタ回路５２．〜５２ｎで、こ
のアービトレーション・バスを監視すれば、最も強いコ
ードを出力したＣＰＵのみがバスの使用権を勝ち取るこ
とができる。

このバス使用権の調停を第６図に示すバス・アービタ回
路に従って説明する。ここでは、説明を簡略化するため
に、最大８個のＣＰＵを調停できる３ビットの調停コー
ドの場合を示す。このバス・アービタ回路５２は、３個
のＯＲゲート５２ａ〜５２Ｃと、２個のＡＮＤゲート５
２ｄ，５２ｅと、１個のＮＯＴゲート５２ｆと、２個の
ＮＡＮＤゲー｝５２ｇ．５２ｈを図示の如く結線したも
のである。図中のＡＣ，，ＡＣ，，ＡＣ０は対象ＣＰＵ
の調停コード入力信号、ＢＣ，，ＢＣ．，ＢＣ．はアー
ビトレーションバス・コード出力信号（別ＣＰＵの調停
コード）、ＷＩＮはバス使用権獲得の勝敗を判定する判
定信号である。

まず、対象ＣＰＵの調停コード“０１０”に対して別Ｃ
ＰＵの調停コード“００ｌ”がバス５ｌの使用権を要求
してきた場合、図中［］で示すように各ゲートで論理演
算が行われ、その結果として“０”の判定信号が得られ
る。同様にして、対象ＣＰＵの調停コード“０１０”に
対して別ＣＰＵの調停コード“１０１”がバス５１の使
用権を要求してきた場合、図中（）で示すように各ゲー
トで論理演算が行われ、その結果として“１”の判定信
号が得られる。このバス・アービタ回路では、判定信号
が“０”のときに対象ＣＰＵが優先され、判定信号が“
１″″のときに相手ＣＰＵが優先される。このため、詞
停コード“Ｏｌｏ”の対象ＣＰＵと調停コード“００１
”の別ＣＰＵでは判定信号が“０“となり、調停コード
“ｏｌｏ“の対象ＣＰＵが優先される。また、調停コー
ド“０１０”の対象ＣＰＵと調停コード“１０１”の別
ＣＰＵでは判定信号が“ｌ”となり、調停コード“１０
１”の別ＣＰＵｈ＜９４先される。この３ビットのバス
・アービタ回路によれば、対象ｃＰＵと別ＣＰＵのパス
使用樅獲得の勝敗は第１表のようになる。第Ｉ表におい
て、○は対象ＣＰＵの勝、×は対象ＣＰＵの負けを示す
。

第Ｉ表この第１表によれば、調停コード’ｏｏｏ”の対象ＣＰ
Ｕが最も弱く、対戦相手の無いときだけバス使用権を勝
ち取ることができる。一方、調停コード“１１１”の対
象ＣＰＵが最も強く、全ての対戦相手に対してバス使用
権を勝ち取ることができる。

Ｄ．発明が解決しようとする課題前者の従来技術である集中アービトレーシヲン方式では
、１個のアービタ回路により各ＣＰＵのバス使用権を一
括して調停することができるため、各ＣＰＵの優先度を
順次ローテーシコンしながら変更するラウンド・ロビン
方式を比較的簡単に実現することができる。

ところが、この集中アービトレーション方式は、ａ数の
ＣＰＵのバス要求に対して１個のアービタ回路でバス使
用権の調停を行うことから、マルチＣＰＵシステム内の
ＣＰＵの数に比例してバス要求信号やバス許可信号等の
制御信号が増大すると、アービタ回路が複雑化するため
に、マルチＣＰＵシステムの拡張を容易に行うことがで
きない問題がある。しかも、これらの各信号線をアービ
タ回路と．各ＣＰＵとの間に直結する必要があるため、
バス化しずらいという問題がある。

一方、後者の従来技術である分散アービトレーション方
式は、アービタ回路を各ＣＰＵに搭載し分散させている
ために、専用のノ）ンドシェーク制御線を各ＣＰＵとア
ービタ回路との間に設ける必要がなく、またＣＰＵの増
加に従ってアービタ回路やアービトレーション・バスの
規模を小さくできる利点がある。特に、アービトレーシ
コン・バスに必要とされる信号線の数は、２″台のＣＰ
Ｕに対してｎ本（例えばＣＰＵＳ台に対して３本、ＣＰ
Ｕ１６台に対して４本・・・・・・）と少なく、しかも
これらの信号線をアドレス・バスやデータ・バスと共用
することが可能なことから、バス・ラィンの信号線数に
制約を受けるマルチＣＰＵシステムにおいては有利とな
る。

ところが、この分散アービトレーション方式は、個々の
ＣＰＵに対して個別に調停コードが予め与えられている
ために、マルチＣＰＵシステム内で各ＣＰＵの優先度を
変えることができないという問題がある。

本発明は、上述の従来技術の有するこのような問題に鑑
みてなされたもので、マルチＣＰＵシステムの拡張を容
易に図り得る分散アービトレーション方式を採用し、従
来の技術では不可能であった各ＣＰＵの優先度を順次ロ
ーテーションしながら変更していくラウンド・ロビン方
式を容易に実現し得るマルチＣＰＵシステムのバス調停
方式を提供することを目的とする。

Ｅ．課題を解決するための手段上記目的を達成するために、本発明のマルチＣＰＵシス
テムのバス閥停方式は、バス結合された複数のＣＰＵに
バス・アービタ回路と調停コード設定回路を夫々搭載し
、各ＣＰＵのバス使用権を調停するマルチＣＰＵシステ
ムのバス調停方式において、上記アービタ回路の前段に
調停コード巡回回路を設け、この調停コード巡回回路で
上記調停コード設定回路から上記アービタ回路に与えら
れる調停コードを各アービトレーション・サイクル毎に
順次変更して、各ＣＰＵのバス使用奴の優先順位を巡回
させるようにした。

本発明に用いられる調停コード巡回回路は、リセット直
後から第！回目のアービトレーシタンが検出されるまで
の状態をラッチ回路で判別し、このラッチ回路の判別信
号により調停コード設定回路からの調停コードをコード
巡回用ＲＯＭで処理してバス・アービタ回路に与え、そ
の後、上記コード巡回用ＲＯＭから出力される調停コー
ドをフィードバック調停コード用ラッチ回路に保持し、
この保持された調停コードをアービトレーション・サイ
クル毎に上記コード巡回用ＲＯＭで順次変更するように
した。

Ｆ．作用マルチＣＰＵシステムを構成する各ＣＰＵに調停コード
設定回路．調停コード巡回回路．バス・アービタ回路を
分散して搭載することにより、各ＣＰＵ内で独自に調停
コードをラウンド・ロビンすることができる。例えば、
ある特定のＣＰＵに注目した場合、リセット直後から第
１回目のアービトレーションが検出されるまでの間は、
初期設定調停コードをバス・アービタ回路に与えて、そ
の後は、アービトレーション・サイクル毎に調停コード
の値を“１′″づつインクリメントしながらバス・アー
ビタ回路に与えて調停を行う。このように、各ＣＰＵに
量子時間を与えて等分に調停コードを巡回処理すること
で、マクロ的にみて各ＣＰＵに均等な優先度を与えるこ
とができる。

Ｇ．実施例以下、本発明を第１図〜第３図に示す実施例に基づいて
説明する。

第１図は本発明の概略的な構成を示すブロック図、第２
図は本発明の要旨である調停コード巡回回路の概略的な
構成を示すブロック図、第３図は同調停コード巡回回路
の動作を説明するためのタイムチャートである。

第１図において、ｌはアドレス／データ／コントロール
信号等を含むバス２に結合された複数のＣＰＵで、各Ｃ
ＰＵｌ上に調停コード設定回路３．調停コード巡回回路
４．バス・アービタ回路５．７ービトレーシロン・タイ
ミング生成回路６が夫々搭載されている。調停コード設
定回路３は、対応する各ＣＰＵ１に対して個別に与えら
れる排他的な調停コードａを設定する。この調停コード
ａは調停コード巡回回路４に与えられる。調停コード巡
回回路４はアービトレーション・タイミング生成回路６
からアービトレーション動作毎に発生するパルス信号ｂ
に応じて、与えられた排他的な調停コードａを順次変更
して、バス使用権の優先順位を巡回させる。この巡回処
理された調停コードＣはバス・アービタ回路５に与えら
れ、ここでアービトレーション・タイミング生成回路６
からのパルス信号ｄに応じて、巡回処理された調停コー
ドＣをエンコード信号ｅとして、アービトレーション用
バス７上にオーブンコレクタ出力する。

ｆは、マルチＣＰＵシステムを構成する各ＣＰＵ１に与
えられるリセット信号である。

ここに用いられる調停コード巡回回路４は、第２図に示
すように、リセソト信号ｆを検出してから第１回目のパ
ルス信号ｂが検出されるまでの間を判別するラッチ回路
４ａと、コード巡回用ＲＯＭ４ｂと、コード巡回用Ｒ　
Ｏ　Ｍ　４　ｂで巡回処理された調停コードＣを保持す
るフィードバック調停コード用ラッチ回路４Ｃにより構
成されている。

コード巡回用ＲＯＭ４ｂには、ラッチ回路４ａから判別
信号ｇが与えられ、またフイードノく．２ク調停コード
用ラッチ回路４Ｃからアービトレーション動作毎にフィ
ードバックされた調停コードｈが与えられる。

この調停コード巡回回路４の動作を第３図のタイムチャ
ートに従って説明する。まず、システム立ち上げ時また
は強制的なリセット時には、マルチ〇ＰＵシステムを構
成する各ＣＰＵＩにリセット信号ｆが与えられる。ラッ
チ回路４ａがリセ．ｙト信号ｆを検出してから、第１回
目のアービトレーション動作時に発生するパルス信号ｂ
（第１サイクル）を検出するまでの間、判別信号ｇはア
ーサトされる。このとき、コード巡回用ＲＯＭ４　ｂで
は、判別信号ｇがアーサトされている間、調停コード設
定回路３からの初期設定調停コードａと同じ値“ｍ”の
調停コードＣを出力する。また、第ｌサイクルのパルス
信号ｂが検出された直後に、コード巡回用ＲＯＭ４ｂか
ら出力される値″ｍの調停コードＣは、フィードバック
調停コード用ランチ回路４Ｃに保持される。

そして、第１回目のアービトレーシ３ンが実行された後
に、判別（ｆ号ｇがネーゲトされる。それ以後、コード
巡回用ＲＯＭ４ｂは、フイードバノク調停コード用ラッ
チ回路４Ｃからの調停コードｈの入力値に従い、その値
を“Ｉ”インクリメントした調停コードＣを出力する。

すなわち、アービトレーション・サイクル毎にフィード
バック調停コード用ラッチ回路４Ｃに保持された調停コ
ードＣの入力値を“ｌ”づつインクリメントし順次変更
させる。本実施例では、アービトレーションに関与する
調停コードの最大値″ｎ′″を人力したときに、値“Ｏ
”の調停コードＣを出力するようにしてある。

この調停コードの巡回処理について具体的に説明する。

■第１回目のアービトレーション時には、コード巡回用
ＲＯＭ４ｂから初期設定調停コードａと同じ値″ｍ“の
調停コードＣが出力される。そして、第ｌ回目のアービ
トレーション実行後に、調停コードＣがフィードバック
調停コード用ラッチ回路４Ｃに保持され、値″ｍ”の調
停コードｈがコード巡回用ＲＯＭ４ｂにフィードバック
される。すると、コード巡回用ＲＯＭ４ｂでは、この調
停コードｈの値“ｍ”を′１″インクリメントした値ｍ
＋ｌ”の調停コードＣを出力する。

■続いて、第２回目のアービトレーション（第２サイク
ル）が実行されると、値“ｍ＋１”の調停コードＣはフ
ィードバック調停コード用ラッチ回路４Ｃに保持され、
値“ｍ＋ｌ″の調停コードｈがコード巡回用ＲＯＭ４　
ｂにフィードバックされる。すると、コード巡回用ＲＯ
Ｍ４ｂでは、調停コードｈの値”ｍ＋ｌ”を″ｌ′″イ
ンクリメントした値“ｍ＋　２”の調停コードＣを出力
する。

■同様にして、バス・アービタ回路５に与えられる調停
コードＣの値は、アービトレーション・サイクル毎に“
１″づつインクリメントされる。

■そして、第ｎ回目のアーピトレーション（第ｎサイク
ル）が実行され、最大値′ｎ′に相当する調停コードｈ
がコード巡回用ＲＯＭ４ｂにフィードバックされると、
コード巡回用ＲＯＭ４ｂから値“０”の調停コードＣが
出力される。

このように、マルチＣＰＵシステムを構成する各ＣＰＵ
，−ＣＰＵ．，内で独自に調停コードを巡回処理させた
場合、各ＣＰＵ，−ＣＰＵイに与えられる初期設定調停
コードａは排他的であるため、ある同一時刻に複数のＣ
ＰＵ，−ＣＰＵｎが同じ調停コードを持つことはなくな
る。

したがって、アービトレーション・サイクル毎に各ＣＰ
Ｕ．〜ＣＰＵ．の調停コードを順次変更することにより
、第２表に示すように各ＣＰＵ．〜ＣＰＵ．のバス使用
権の優先順位を巡回させることができるため、マクロ的
にみて各ＣＰＵ．〜ＣＰＵ，１に均等な優先度を与える
ことができる。第２表の数字は各アービトレーション・
サイクルにおけるＣＰＵ．−ＣＰＵｎの優先順位を示す
。

第２表なお、本発明は上記実施例に限定されるものではなく、
要旨を変更しない範囲において、種々変形して実施する
ことができる。

Ｈ．発明の効果以上に述べたように本発明によれば、マルチＣＰＵシス
テムを構成する各ＣＰＵに調停コード設定回路，調停コ
ード巡回回路，バス・アービタ回路を分散して搭載し、
各ＣＰＵ内で独自に調停コードをラウンド・ロビンする
ことで、従来の分散アービトレーシ３ン方式では不可能
とされた各ＣＰＵのバス使用権の優先度を順次ローテー
ションしながら変更していくラウンド・ロビン方式を容
易に実現し得る。これは、今後主流になるであろう密結
合型マルチＣＰＵシステムの構築に際して大きな優位性
を提供するものである。

【図面の簡単な説明】

第１図は本発明の概略的な構成を示すブロック図、第２
図は本発明の要旨である調停コード巡回回路の概略的な
構成を示すブロック図、第３図は同調停コード巡回回路
の動作を説明するためのタイムチャート、第４図は従来
の集中アービトレーション方式を示すブロック図、第５
図は従来の分散アービトレーシ３ン方式を示すブロック
図、第６図は同分散アービトレーション方式に用いられ
るバス・アービタ回路を示す回路図である。１・・・ＣＰＵ、２・・・バス、３・・・調停コード設
定回路、４・・・調停コード巡回回路、４ａ・・・ラッ
チ回路、４ｂ・・・コート巡回用Ｒ　Ｏ　Ｍ，　４　ｃ
・・・フィードバック調停コード用ラッチ回路、５・・
・バス・アービタ回路、６・・・アービトレーション・
タイミング生成回路、７・・・アービトレーション用バ
ス％ａｌＣｌｈ・・・調停コード、ｂ，ｄ・・・パルス
信号、ｅ・・・エンコード信号、ｆ・・・リセット信号
、ｇ・・・判別信号。外２名第１図バス＃！！砕力式゛のヅロヅク図（卆歴ａ阿）２１−−−−ＣＰＵ２一一一一バス３−−−−＃Ｉ＃づ−｝″綬定回メ４４−−−−＃！祷コー｝″が回回５１５−−−−バス・丁一〔ク回買ト４ａ一一−ク・／千口訃４ｂ−−−２一ド組回Ｆ！ＲＯＭ分散丁一〇−トレーシ瑠冫芳戊の一フ”ロゾグ図０疋禾
）５１

Claims

【特許請求の範囲】

（１）バス結合された複数のＣＰＵにバス・アービタ回
路と調停コード設定回路を夫々搭載し、各ＣＰＵのバス
使用権を調停するマルチＣＰＵシステムのバス調停方式
において、上記アービタ回路の前段に調停コード巡回回
路を設け、この調停コード巡回回路で上記調停コード設
定回路から上記バス・アービタ回路に与えられる調停コ
ードを各アービトレーション・サイクル毎に順次変更し
て、各ＣＰＵのバス使用権の優先順位を巡回させること
を特徴とするマルチＣＰＵシステムのバス調停方式。
（２）上記調停コード巡回回路は、リセット直後から第
１回目のアービトレーションが検出されるまでの状態を
ラッチ回路で判別し、このラッチ回路の判別信号により
調停コード設定回路からの調停コードをコード巡回用Ｒ
ＯＭで処理してバス・アービタ回路に与え、その後、上
記コード巡回用ＲＯＭから出力される調停コードをフィ
ードバック調停コード用ラッチ回路に保持し、この保持
された調停コードをアービトレーション・サイクル毎に
上記コード巡回用ＲＯＭで順次変更することを特徴とす
る請求項１記載のマルチＣＰＵシステムのバス調停方式
。