JPH09179609A

JPH09179609A - 制御装置

Info

Publication number: JPH09179609A
Application number: JP34130295A
Authority: JP
Inventors: Makoto Inoue; 誠井上
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】バスの使用効率が良く、かつ、増設ベース側
でバス権を獲得しようとする場合でもバス権獲得までの
オーバヘッドを小さくする。【解決手段】ＣＰＵベース１は、増設ベース２，３ま
で延びるバス４Ａを有する一方、増設ベース２，３は、
自ベース上のみのバス４ｂ，４ｃを有する。ＣＰＵベー
ス１のＣＰＵユニット１１上には、バス４Ａ上のバス使
用権を調停するバス調停回路１１ａが搭載されていると
共に、増設ベース２，３でＣＰＵベース１に近い側の周
辺ユニット２１，３１には、各々、増設ベース２，３上
のバス４Ｂ，４Ｃの使用権を調停するバス調停回路２１
ａ，３１ａが搭載されている。このため、ＣＰＵベース
１上のバスの使用権調停と、各増設ベース２，３上のバ
スの使用権調停とがそれぞれ独立して行われ、ＣＰＵベ
ース１上と、各増設ベース２，３上とで、各々、独立か
つ同時にデータ転送を行うことが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基本ベースと増設
ベースとからなり、基本ベース上のバスと増設ベース上
のバスとを接続したプログラマブルコントローラ等の制
御装置に関する。

【０００２】

【従来の技術】近年、プログラマブルコントローラ等の
制御装置においては、制御する入出力機器あるいは入出
力点数の増大により、図７に示すような、ＣＰＵユニッ
ト１１やＩ／Ｏユニット等の周辺ユニットが搭載された
基本ベース１と、Ｉ／Ｏユニット等の周辺ユニットのみ
が搭載された複数台（便宜上２台とする。）の増設ベー
ス２，３とをバス４で接続した制御システムが採用され
ている。

【０００３】このような制御装置では、増設ベース２上
の周辺ユニット２１から増設ベース３上の他の周辺ユニ
ット３１へデータ転送をする場合、通常、バスマスタで
あるＣＰＵユニット１１が行うが、最近は、周辺ユニッ
ト自体がバスマスタとなって直接データ転送を行えるよ
うにしたマルチバスマスタ方式が考えられている。

【０００４】この方式では、図７に示すように、ＣＰＵ
ユニット１１内にバス調停回路１１を設けることによ
り、ＣＰＵユニット１１以外の周辺ユニットがバスマス
タになり、周辺ユニットがＣＰＵユニット１１の関与な
しに直接データ転送を行えるようにしている。

【０００５】

【発明が解決しようとする課題】しかし、このようなマ
ルチバスマスタ方式の制御装置では、全てのバスに対し
１つのバスマスタしか存在しないように制御していたた
め、バスの使用効率が悪い、という問題もあった。

【０００６】また、増設ベース側の周辺ユニットがバス
権を獲得しようとする場合、ＣＰＵベースのＣＰＵユニ
ット内の調停回路でバス権を制御するため、バス権獲得
までのオーバヘッドが大きい、という問題があった。

【０００７】そこで、本発明は、このような問題に着目
してなされたもので、バスの使用効率が良く、かつ、増
設ベース側でバス権を獲得しようとする場合でもバス権
獲得までのオーバヘッドが小さくなるようにした制御装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、基本ベースと、増設ベー
スとからなり、基本ベース上のバスと増設ベース上のバ
スとを接続した制御装置であって、上記基本ベース側に
は、当該基本ベース上のバスの使用権を調停する基本側
バス調停手段を設ける一方、上記増設ベース側には、当
該増設ベース上のバスの使用権を調停する増設側バス調
停手段を設けた、ことを特徴とする。

【０００９】請求項２記載の発明では、請求項１記載の
制御装置において、増設ベースは、複数台設けられ、増
設側バス調停手段は、上記複数台の増設ベース毎に設け
られる、ことを特徴とする。

【００１０】請求項３記載の発明では、請求項１または
請求項２記載の制御装置において、増設側バス調停手段
は、当該増設ベース上において基本ベース上のバスと当
該増設ベース上のバスとを接続するユニットに設けられ
る、ことを特徴とする。

【００１１】請求項４記載の発明では、請求項１、請求
項２または請求項３記載の制御装置において、増設側バ
ス調停手段は、当該増設ベース上のバスの使用権を調停
する際、当該増設ベースからのバス使用要求と、当該増
設ベース以外の他のベースからのバス使用要求とを入力
して、その入力の先後により、先に入力があった方に排
他的にバスの使用権を与える、ことを特徴とする。

【００１２】請求項５記載の発明では、請求項４記載の
制御装置において、当該増設ベース以外の他のベースか
ら当該増設ベース上の増設側バス調停手段へバス使用要
求を入力する際、アドレスバスを介した当該増設ベース
のアドレスの指定により行い、当該増設ベース上の増設
側バス調停手段は、予め当該増設ベースのアドレスを記
憶しており、他のベースから当該増設ベースのアドレス
を指定したアドレス信号が送出されてきた場合は、その
予め記憶した上記アドレスと一致しているか否かを判断
して、一致している場合には、バス使用要求が入力した
ものとする、ことを特徴とする。

【００１３】請求項６記載の発明では、請求項１、請求
項２、請求項３、請求項４または請求項５記載の制御装
置において、増設側バス調停手段は、さらに、当該増設
ベースからのバス使用要求と、当該増設ベース以外の他
のベースからのバス使用要求とのいずれを優先させるか
を予め設定しておき、劣位な一方のベースに当該増設ベ
ース上のバス使用権を与えている際に、優位な他方のベ
ースからバス使用要求が入力した際には、上記優先設定
に基づき上記劣位な一方のベースに直ぐに当該増設ベー
ス上のバス使用権を解放させて、上記優位な他方のベー
スに当該増設ベース上のバス使用権を付与する、ことを
特徴とする。

【００１４】請求項７記載の発明では、請求項１、請求
項２、請求項３、請求項４、請求項５または請求項６記
載の制御装置において、基本ベースは、ユーザプログラ
ムをサイクリックに実行して入出力機器の動作を制御す
るＣＰＵユニットを有する一方、増設ベースは、上記Ｃ
ＰＵユニット以外の周辺ユニットのみを有する、ことを
特徴とする。

【００１５】このため、以上のように構成された請求項
１〜請求項７記載の本発明によれば、基本側バス調停手
段および増設側バス調停手段により、基本ベース上のバ
ス使用権の調停と、増設ベース上のバスの使用権の調停
とが、各々、独立に行われることになる。

【００１６】また、増設側バス調停手段に、当該増設ベ
ースからのバス使用要求と、当該増設ベース以外の他の
ベースからのバス使用要求とのいずれを優先させるかを
予め設定しておくことにより、劣位な一方のベースに当
該増設ベース上のバス使用権を与えている際に、優位な
他方のベースからバス使用要求が入力した際には、上記
優先設定に基づき上記劣位な一方のベースに直ぐに当該
増設ベース上のバス使用権を解放させて、上記優位な他
方のベースに当該増設ベース上のバス使用権を付与する
ようにすることこともできる。

【００１７】

【発明の実施の形態】以下、本発明に係る制御装置の実
施形態を図面に基づいて説明する。

【００１８】図１に、本発明に係る制御装置の第１実施
形態であるプログラマブルコントローラ（以下、「ＰＬ
Ｃ」という。）の構成を示す。

【００１９】このＰＬＣは、ユーザプログラムをサイク
リックに実行して入出力機器（図示せず）を制御するＣ
ＰＵユニット１１や、Ｉ／Ｏユニット等の周辺ユニット
１２〜１７が搭載された基本ベースであるＣＰＵベース
１と、このＣＰＵベース１とバス４を介し接続され、周
辺ユニット２１〜２７，３１〜３７のみが搭載された複
数台（本実施形態では、便宜上、２台とする。）の増設
ベース２，３と、から構成されている。

【００２０】なお、ここでは、増設ベース２，３にＣＰ
Ｕユニットを搭載しないで説明するが、増設ベース２，
３にもＣＰＵユニットを搭載して、マルチＣＰＵシステ
ムを構築するようにしてももちろん良い。

【００２１】ＣＰＵベース１は、増設ベース２，３まで
延びるバス４Ａを有する一方、増設ベース２，３は、各
々、自ベース上のみのバス４ｂ，４ｃを有している。

【００２２】そして、ＣＰＵベース１上のＣＰＵユニッ
ト１１には、バス４Ａ上のバス使用権を調停する基本側
バス調停回路１１ａが搭載されていると共に、増設ベー
ス２，３でＣＰＵベース１に近い側の周辺ユニット２
１，３１には、各々、ＣＰＵベース１上のバス４Ａと増
設ベース２，３上のバス４Ｂ，４Ｃとを接続すると共
に、バス４Ｂ，４Ｃの使用権を調停する増設側バス調停
回路２１ａ，３１ａが搭載されている。

【００２３】図２に、この第１実施形態の増設側バス調
停回路２１ａ，３１ａの構成を代表して、増設側バス調
停回路２１ａの構成を示す。

【００２４】この増設側バス調停回路２１ａは、図に示
す通り、アドレスコンペア回路２１a1と、ＣＰＵユニッ
ト１１の基本側バス調停回路１１ａと同一機能を有する
調停回路２１a2と、から構成されている。

【００２５】アドレスコンペア回路２１a1は、内部に当
該増設ベース２のアドレスを予め登録したレジスタ２１
a11 を有しており、ＣＰＵベース１のＣＰＵユニット１
１等が送信してきたアドレス信号と、その予め登録した
アドレスとが一致した場合には、このバス４Ｂのバス使
用要求であるバス権リクエスト信号ＢＲ１を出力するよ
うに構成されている。

【００２６】なお、この外部からのアドレス信号の入力
は、ＣＰＵベース１上のＣＰＵユニット１１に限らず、
ＣＰＵベース１上の周辺ユニット１２〜１７や、他の増
設ベース３上のＣＰＵユニット（図示せず）や周辺ユニ
ット３１〜３７からでもあっても勿論良い。

【００２７】調停回路２１a2は、その動作は図３のタイ
ミングチャートで詳細に説明するが、アドレスコンペア
回路２１a1からのバス権リクエスト信号ＢＲ１や、当該
増設ベース２上の周辺ユニットからのバス権リクエスト
信号ＢＲＺ，ＡＣＫ信号に基づいて、当該増設ベース２
上の周辺ユニット２１〜２７へバス占有許可信号ＢＧＺ
を出力すると共に、バス４Ｂを使用している周辺ユニッ
ト２１〜２７からバス使用中信号ＢＢＳＹＺを受けるよ
うに構成されている。

【００２８】次に、以上のように構成されたプログラマ
ブルコントローラの動作を、主に図３を参照して説明す
る。

【００２９】図３（ａ）〜（ｇ）は、この第１実施形態
のバス調停回路２１a2に入出力する各信号のタイミング
チャートを示している。

【００３０】具体的には、各々、（ａ）は、ＣＰＵベー
ス１等が送信してくるアドレス信号、（ｂ）は、ＣＰＵ
ベース１等からのバス権リクエスト信号ＢＲ１、（ｃ）
は、当該増設ベース２上の周辺ユニット２１〜２８から
のバス権リクエスト信号ＢＲＺ，（ｄ）は、当該増設ベ
ース２上の周辺ユニット２１〜２８へのバス占有許可信
号ＢＧＺ、（ｅ）は、当該増設ベース２上の周辺ユニッ
ト２１〜２８からのバス使用中信号ＢＢＳＹＺ、（ｆ）
は、当該増設ベース２上の周辺ユニット２１〜２８から
ＣＰＵユニット１１等へも出力されるＣＰＵサイクルの
終了を示すＡＣＫ信号、（ｇ）は、当該増設ベース２上
のバス４Ｂの使用権を占有しているユニットを示してい
る。

【００３１】次に、具体的に、この図３（ａ）〜（ｇ）
の信号等のタイミングを説明するが、以下の説明では、
この増設ベース２に外部のベースから入力するアドレス
信号は、基本ベースであるＣＰＵベース１のＣＰＵユニ
ット１１からのものとして説明する。

【００３２】まず、この増設ベース２にＣＰＵベース１
がアクセスしてなく、かつ、この増設ベース２上の周辺
ユニット２１〜２７もこのバス４Ｂの使用権を占有して
なく、この増設ベース２上のバス４Ｂのバス使用権は空
いているものとする。

【００３３】このような場合に、この増設ベース２上の
例えば周辺ユニット２７がそのバス４Ｂの使用権を取ろ
うとする場合、調停回路２１a2に対しバス権リクエスト
信号ＢＲＺを要求する（）。

【００３４】すると、そのバス権リクエスト信号ＢＲＺ
を受けたバス調停回路２１a2では、現在このバス４Ｂを
占有しているユニットや、そのバス権リクエスト信号を
要求している他のユニットがないことを確認してから、
当該バス権リクエスト信号ＢＲＺを要求してきた周辺ユ
ニット２７へバス占有許可信号ＢＧＺを出力する
（）。

【００３５】一方、周辺ユニット２７では、バス調停回
路２１a2からのバス占有許可信号ＢＧＺを受信し確認し
て、バス権リクエスト信号ＢＲＺがオンからオフになる
ように取消すと同時に（）、バス使用中であることを
示すバス使用中信号ＢＢＳＹＺをバス調停回路へ送出し
て（′）、この増設ベース２上のバス４Ｂの占有権を
得る。

【００３６】このため、この周辺ユニット２７は、この
増設ベース２上バス４Ｂの範囲においては、バスマスタ
となることができ、この増設ベース２上の他の周辺ユニ
ット２１〜２６との間で、ＣＰＵベース１のＣＰＵユニ
ット１１の制御を受けることなく、バス４Ｂを介しデー
タの送受信等を行うことができる。

【００３７】なお、この状態、すなわち周辺ユニット２
７がバス４Ｂ使用権を占有している間でも、バス４Ａお
よびバス４Ｃの使用権は、それぞれ、ＣＰＵベース１の
基本側バス調停回路１１ａ、または増設ベース３の増設
側バス調停回路３１ａの調停により、ＣＰＵベース１や
増設ベース３の他のユニットがバス４Ａおよびバス４Ｃ
を使用することができるので、バス４Ａ〜４Ｃの使用効
率が非常に向上する。

【００３８】ところで、周辺ユニット２７では、バス４
Ｂの占有が終了し、バス使用権を解放する際には、調停
回路２１a2に送信していたバス使用中信号ＢＢＳＹＺを
オンからオフに取消すようにする（）。これで、バス
使用中信号ＢＢＳＹＺが調停回路２１a2に入力しなくな
るので、調停回路２１a2はバス４Ｂの使用権が空きとな
ったことを認識する。

【００３９】次に、この増設ベース２上のバス４Ｂの使
用権が空いている際に、ＣＰＵベース１上のＣＰＵユニ
ット１１が、この増設ベース２のアドレスを指定したア
ドレス信号を送信して、この増設ベース２上のある周辺
ユニット２１〜２７にアクセスする場合について説明す
る。

【００４０】つまり、ＣＰＵベース１のＣＰＵユニット
１１から当該増設ベース２のアドレスを指定したアドレ
ス信号が出力され（）、そのアドレス信号がアドレス
コンペア回路２１a1に入力すると、アドレスコンペア回
路２１a1は、そのアドレス信号と、レジスタ２１a11 に
予め登録されたアドレス値とを比較して一致するので、
バス権リクエスト信号ＢＲ１を出力する（′）。

【００４１】なお、ＣＰＵユニット１１は、増設ベース
２上の周辺ユニット２１〜２７とのアクセス中、この増
設ベース２のアドレス信号を継続して出力するものとす
る。

【００４２】すると、アドレスコンペア回路２１a1から
バス権リクエスト信号ＢＲ１が調停回路２１a2に入力す
るので、調停回路２１a2は、他のベースであるＣＰＵベ
ース１等から当該バス４Ｂのバス使用権獲得の要求が来
たものと判断し、当該増設ベース２の周辺ユニット２１
〜２７からのバス権リクエスト信号ＢＲＺが先に出力さ
れてそのバス４Ｂの使用権が先に要求されているか、あ
るいはそのバス４Ｂを使用している周辺ユニット２１〜
２７からバス使用中信号ＢＢＳＹＺが出力されていて、
そのバスが使用中である場合を除き、当該増設ベース２
のアドレスを指定してきたＣＰＵユニット１１にバス４
Ｂの使用権を与えるようにする。

【００４３】ここで、この図に示す状態では、増設ベー
ス２の周辺ユニット２１〜２７からのバス権リクエスト
信号ＢＲＺが先に出力されてなく、かつ、バス４Ｂを使
用している周辺ユニット２１〜２７からバス使用中信号
ＢＢＳＹＺが出力されていないので、ＣＰＵユニット１
１に増設ベース２上のバス４Ｂの使用権が与えられ、バ
ス４ＢがＣＰＵユニット１１に占有されるＣＰＵサイク
ルが始まる。

【００４４】なお、この場合には、上述のように増設側
バス調停回路２１ａによってバス４Ｂの使用権がＣＰＵ
ユニット１１に与えられるだけでなく、ＣＰＵベース１
１上の基本側バス調停回路１１ａによって当該ＣＰＵユ
ニット１１にバス４Ａの使用権が与えられているものと
する。

【００４５】このため、ＣＰＵベース１上のバス調停回
路１１ａの他に、増設ベース２１，３１毎に増設側バス
調停回路２１ａ，３１ａを設けたとしても、ＣＰＵベー
ス１側のＣＰＵユニット１１等からアドレスバスを利用
して各増設ベース２，３のアドレス信号を送信するだけ
で、バス調停回路１１ａが１台のみの場合の従来技術と
何等変わることなく、ＣＰＵユニット１１等はバス４Ａ
〜４Ｃを占有して、各増設ベース２，３の周辺ユニット
との間でデータ送受信が可能になる。

【００４６】また、図に示す現在の状態では、ＣＰＵユ
ニット１１がバス４Ａ，４Ｂの使用権を占有している
が、バス４Ｃの使用権は、増設ベース３の増設側バス調
停回路３１ａの調停によるので、増設ベース３のユニッ
トがバス４Ｃを使用することができ、このような場合で
もバス４Ａ〜４Ｃの使用効率が非常に向上する。

【００４７】なお、ＣＰＵユニット１１によってバス４
Ｂが占有されるこのＣＰＵサイクルは、当該ＣＰＵユニ
ット１１と、バス４Ａ，４Ｂを介してデータの送受信等
を行っている増設ベース２上の周辺ユニット２１〜２７
からのデータ送受信等の終了を示すＡＣＫ信号の出力に
より終了するが、このＡＣＫ信号は調停回路２１a2にも
入力する。

【００４８】ところで、このＣＰＵサイクル、すなわち
ＣＰＵユニット１１によるバス４Ｂのバス権獲得中に、
この増設ベース２上の周辺ユニット２１〜２７からバス
権リクエスト信号ＢＲＺが出力され、周辺ユニット２１
〜２７がバス４Ｂの使用権を要求した場合には（）、
ＣＰＵユニット１１が既にこのバス４Ｂの使用権を獲得
してバス４Ｂを占有しているため、そのＣＰＵユニット
１１による使用が終了するまで、すなわちＡＣＫ信号が
調停回路２１a2に入力し、バス４Ｂの使用権を獲得でき
るまで（′）、周辺ユニット２１〜２７はバス権リク
エスト信号ＢＲＺの出力を続行する。

【００４９】そして、ＣＰＵユニット１１とデータ送受
信を行っていた周辺ユニット２１〜２７からＡＣＫ信号
が出力され調停回路２１a2に入力して、ＣＰＵサイクル
が終了すると（″）、周辺ユニット２１〜２７からの
バス権リクエスト信号ＢＲＺにより、調停回路２１a2
は、バス占有許可信号ＢＧＺを当該バス権リクエスト信
号ＢＲＺを送信してきた周辺ユニット２１〜２７に対し
送信する一方（）、このバス占有許可信号ＢＧＺを受
けた周辺ユニット２１〜２７では、バス使用中信号ＢＢ
ＳＹＺを調停回路２１a2に対し出力して（′）、バス
４Ｂのバス使用権を獲得し、バス４Ｂを使用権を獲得す
ることができる。

【００５０】次に、この周辺ユニット２１〜２７による
バス４Ｂ占有中（′〜）に、ＣＰＵベース１上のＣ
ＰＵユニット１１がこの増設ベース２のアドレスを指定
したアドレス信号を送信して、この増設ベース２上のあ
る周辺ユニットにアクセスする場合について説明する。

【００５１】つまり、この周辺ユニット２１〜２７によ
るバス４Ｂ占有中（′〜）に、ＣＰＵユニット１１
がこの増設ベース２のアドレスを指定したアドレス信号
を出力して、調停回路２１a2からバス権リクエスト信号
ＢＲ１が出力されたとしても（）、バス４Ｂを占有し
ている周辺ユニット２１〜２７からバス使用中信号ＢＢ
ＳＹＺが出力され、バス４Ｂが占有されているので、こ
の周辺ユニットによるバス４Ｂ占有サイクルは変わら
ず、バス使用中信号ＢＢＳＹＺの出力がなくなり
（）、バス４Ｂ使用権が解放されるまで、ＣＰＵユニ
ット１１は待機することになる。

【００５２】そして、バス使用中信号ＢＢＳＹＺの出力
がなくなり（）、バス４Ｂの使用権が解放されると、
ＣＰＵユニット１１はバス４Ｂの使用権を獲得して、再
度、ＣＰＵサイクルに入り、ＣＰＵユニット１１はバス
４Ｂを介して増設ベース２上の周辺ユニット２１〜２７
とデータ送受信を行い、そのデータ送受信処理終了後、
その周辺ユニット２１〜２７からのＡＣＫ信号の出力に
より（′）、このバス４ＢのＣＰＵサイクルが終了す
る。

【００５３】このようにして、他のユニットからのバス
権リクエスト信号ＢＲ１と、当該増設ベース２上からの
バス権リクエスト信号ＢＲＺとによるバス４Ｂ使用権の
要求があっても、最先に要求があったものに排他的にそ
の使用権を付与することができる。

【００５４】以上、図３に示すタイムチャートによる増
設ベース２のバス調停回路２１ａによるバス４Ｂの使用
権調停処理の説明は終りだが、増設ベース３のバス調停
回路３１ａによるバス４Ｃの使用権調停処理についても
以上の説明と同様のことがいえる。

【００５５】従って、この第１実施形態によれば、各バ
ス４Ａ〜４Ｃの使用権を調停するバス調停回路１１ａ，
２１ａ，３１ａを、ＣＰＵベース１と、各増設ベース
２，３のベース毎に設けるようにしたので、ＣＰＵベー
ス１上のバス４Ａの使用権調停と、各増設ベース２，３
上のバス４Ｂ，４Ｃの使用権調停とがそれぞれ独立して
行われことになるので、ＣＰＵベース１上と各増設ベー
ス２，３上とで、それぞれ独立かつ同時にデータ転送を
行うことが可能になる。

【００５６】このため、各バス４Ａ〜４Ｃの使用効率が
向上すると共に、増設ベース２，３上のみにおけるデー
タ転送には、ＣＰＵユニット１１の処理が介在しなくな
るので、バス使用権獲得までのオーバーヘッドが短くな
り、またＣＰＵユニット１１の負担も減少することにな
る。

【００５７】また、この第１実施形態によれば、ＣＰＵ
ベース１による増設ベース２，３上のバス４Ｂ，４Ｃの
使用権の獲得は、アドレスバスを使用しての当該増設ベ
ース２，３のアドレス信号の送信のみにより行えるの
で、ベース１〜３間に特別の信号線を設ける必要がなく
なり、ケーブル節約によるコストダウンも可能になる。

【００５８】次に、本発明の第２実施形態を説明する。

【００５９】この第２実施形態は、上述の第１実施形態
であるプログラマブルコントローラを改良したもので、
上記第１実施形態では、バス権リクエスト信号ＢＲ１，
ＢＲＺを最先に送信してきたユニットにバス使用権を付
与して、バス使用権付与中にきたバス権リクエスト信号
ＢＲ１，ＢＲＺを待機させる構造となっていたのを、増
設ベース２，３毎に設けられるバス調停回路２１a1，３
１a1に、優劣設定可能なバス権強制解放回路２１a3を設
けて、劣位なベースのユニットにバス権を占有させてい
る際に、優位なベースのユニットからバス権リクエスト
信号ＢＲ１，ＢＲＺが送信されてきた場合、バス権強制
解放信号を出力して現在バス４Ｂ，４Ｃを占有している
ユニットにバス４Ｂ，４Ｃの使用権を解放させるように
したことを特徴とするものである。

【００６０】図４に、この第２実施形態のプログラマブ
ルコントローラの特徴部分である増設側バス調停回路２
１ａの構成を示す。

【００６１】なお、この第２実施形態では、上述のよう
に上記第１実施形態を改良したもので、アドレスコンペ
ア回路２１a1および調停回路２１a2の構成や、これらの
回路に入出力する信号は上記第１実施形態のものと同じ
なので、これらの説明は省略して、バス権強制解放回路
２１a3について説明する。

【００６２】このバス権強制解放回路２１a3は、その内
部構成については図５で説明するが、その機能を簡単に
説明しておくと、当該増設ベース２からのバス権リクエ
スト信号ＢＲＺと、アドレスコンペア回路２１a1を介し
ての基本ベース１からのバス権リクエスト信号ＢＲ１
と、のいずれを優先させるかを予め設定しておき、例え
ば、基本ベース１からのバス権リクエスト信号ＢＲ１を
優先させるように設定した場合には、増設ベース２上の
バス４Ｂを占有している劣位な周辺ユニット２１〜２７
からバス使用中信号ＢＢＳＹＺが入力し、かつ、優位な
ＣＰＵユニット１１からバス権リクエスト信号ＢＲ１が
入力した場合には、現在バス４Ｂを使用している周辺ユ
ニット２１〜２７に対しバス権強制解放信号を出力し
て、そのバス４Ｂの使用権を解放するように構成されて
いる。

【００６３】図５に、バス権強制解放回路２１a3の構成
を示す。

【００６４】バス権強制解放回路２１a3は、図に示すよ
うに、１ビットレジスタ２１a31 と、ＡＮＤ回路２１a3
2 と、から構成されている。

【００６５】１ビットレジスタ２１a31 は、アドレスコ
ンペア回路２１a1を介したＣＰＵベース１からのバス権
リクエスト信号ＢＲ１、あるいはこの増設ベース２から
のバス権リクエスト信号ＲＧＺを優先させるかの設定を
１ビットのオン・オフで行なうように構成されている。

【００６６】ＡＮＤ回路２１a32 は、ＣＰＵベース１か
らのバス権リクエスト信号ＢＲ１、増設ベース２上のバ
ス４Ｂ占有周辺ユニット２１〜２７からのバス使用中信
号ＢＢＳＹＺ、および１ビットレジスタ２１a31 の上記
優先設定を入力して、これらの論理積をバス権強制解放
信号ＢＲＲＥＱＺとして出力するように構成されてい
る。

【００６７】次に、以上のように構成されたこの第２実
施形態の動作を、増設側バス調整回路２１ａにおけるバ
ス権強制解放回路２１a3の動作を中心に説明する。

【００６８】まず、例えば、バス権強制解放回路２１a3
の１ビットレジスタ２１a31 に、ＣＰＵベース１からの
バス権リクエスト信号ＢＲ１を優先する“１（オン）”
が設定され、かつ、増設ベース２上のバス４Ｂを占有し
ている周辺ユニット２１〜２７からバス使用中信号ＢＢ
ＳＹＺが出力されているものとする。

【００６９】すると、バス権強制解放回路２１a3のＡＮ
Ｄ回路２１a32 には、そのバス権リクエスト信号ＢＲ１
と、バス使用中信号ＢＢＳＹＺとが入力し、この際に、
アドレスコンペア回路２１a1を介しＣＰＵベース１から
バス権リクエスト信号ＢＲ１が入力すると、３つの入力
が全てオンになるので、バス権強制解放信号ＢＲＲＥＱ
Ｚを出力することになる。

【００７０】このため、現在、このバス４Ｂを占有して
いる周辺ユニット２１〜２７は、このバス権強制解放信
号ＢＲＲＥＱＺを受信して、バス４Ｂの使用権を解放
し、ＣＰＵベース１からのバス権リクエスト信号ＢＲ１
が優先されることになる。

【００７１】これに対し、増設ベース２上のバス４Ｂを
占有している周辺ユニット２１〜２７からバス使用中信
号ＢＢＳＹＺが入力しており、かつ、その際にアドレス
コンペア回路２１a1を介しＣＰＵベース１からバス権リ
クエスト信号ＢＲ１が入力したとしても、バス権強制解
放回路２１a3の１ビットレジスタ２１a31 に、この増設
ベース２からのバス権リクエスト信号ＢＲＺを優先する
“０（オフ）”が設定されている場合には、バス権強制
解放回路２１a3がこれら３つの入力の論理積を取って出
力するので、バス権強制解放信号ＢＲＲＥＱＺはマスク
されて、出力されないことになる。

【００７２】このため、この場合には、ＣＰＵベース１
からアドレスコンペア回路２１a1を介しバス権リクエス
ト信号ＢＲ１があっても、このバス４Ｂを占有している
周辺ユニット２１〜２７には、バス権強制解放信号ＢＲ
ＲＥＱＺが送信されないので、結果的に、増設ベース２
上の周辺ユニット２１〜２７からのバス使用中信号ＢＢ
ＳＹＺが優先されることになる。

【００７３】なお、増設ベース２上のバス４Ｂを占有し
ている周辺ユニット２１〜２７からのバス使用中信号Ｂ
ＢＳＹＺがバス権強制解放回路２１a3に入力していない
ときに、ＣＰＵベース１からバス権リクエスト信号ＢＲ
１がバス権強制解放回路２１a3に入力した場合には、図
４に示すように、アドレスコンペア回路２１a1からバス
権リクエスト信号ＢＲ１が直接調停回路２１a2に入力す
るので、上記第１実施形態の場合と同様のことがいえ
る。

【００７４】図６に、この第２実施形態のバス調停回路
２１a2の動作タイミングチャートを示す。

【００７５】なお、この第２実施形態は、上述のよう
に、基本的には上記第１実施形態にバス権強制解放機能
を追加したものであるので、図６（ａ）〜（ｇ）のタイ
ミングチャートは、図３（ａ）〜（ｇ）に示す上記第１
実施形態のものと同様となり、図６（ｈ），（ｉ）がこ
の第２実施形態の動作の特徴を示すことになる。

【００７６】図６（ｈ）は、このバス権強制解放回路２
１a3からのバス権強制解放信号ＢＲＲＥＱＺを示し、
（ｇ）は、この第２実施形態におけるバス権の状態を示
している。

【００７７】具体的には、バス権強制解放信号ＢＲＲＥ
ＱＺがオンになると（″）、（ｇ）に示すようにバス
権を所有していた周辺ユニットは、（ｉ）に示すように
バス権強制解放信号ＢＲＲＥＱＺによりバス権の所有を
途中で解放して、その後直ぐに（″′）、ＣＰＵユニ
ットがバス権を所有できることを示している。

【００７８】従って、この第２実施形態によれば、上記
第１実施形態の構成に優先選択回路を追加して、ユーザ
アプリケーションによって、当該増設ユニット２上の周
辺ユニット２１〜２７からのバス権リクエスト信号ＢＲ
Ｚを優先させるか、あるいはＣＰＵベース１のＣＰＵユ
ニット１１からのバス権リクエスト信号ＢＲ１を優先さ
せるか否かの設定ができるようにしたため、上記第１実
施形態と同様の効果が得られるだけでなく、増設ベー２
ス上の周辺ユニットによるバス占有中に、優先させよう
とするＣＰＵユニット１１からのバス使用権の要求があ
った場合には、当該周辺ユニットによるバス使用を途中
で解放させて、ＣＰＵユニット１１によるバス４Ｂの使
用を優先的に確保できるので、ユーザは最適な応答性能
を選択できることになる。

【００７９】

【発明の効果】以上説明したように、本発明では、バス
調停手段を基本ベースと、各増設ベースのベース毎に設
けるようにしたので、基本ベース上のバスの使用権調停
と、各増設ベース上のバスの使用権調停とがそれぞれ独
立して行われことになるので、基本ベース上と、各増設
ベース上とで、それぞれ独立かつ同時にデータ転送を行
うことが可能になる。

【００８０】このため、各バスの使用効率が向上すると
共に、増設ベース上のみにおけるデータ転送には、ＣＰ
Ｕユニットの処理が介在しなくなるので、バス使用権獲
得までのオーバーヘッドも短くなり、またＣＰＵユニッ
トの負担も減少することになる。

【００８１】また、基本ベースによる増設ベース上のバ
スの使用権の獲得は、アドレスバスを使用しての当該増
設ベースのアドレス信号の送信のみにより行えるように
したので、各ベース間に特別の信号線を設ける必要がな
くなり、ケーブルの心線節約によるコストダウンが可能
になる。

【００８２】さらに、本発明では、当該増設ベースから
のバス使用要求と、当該増設ベース以外の他のベースか
らのバス使用要求とのいずれを優先させるかを予め設定
しておき、劣位な一方のベースに当該増設ベース上のバ
ス使用権を与えている際に、優位な他方のベースからバ
ス使用要求が入力した際には、上記優先設定に基づき上
記劣位な一方のベースに直ぐに当該増設ベース上のバス
使用権を解放させて、上記優位な他方のベースに当該増
設ベース上のバス使用権を付与できるようにしたため、
ＣＰＵユニットによるバスの使用を優先的に確保でき、
ユーザは設定によって最適な応答性能を選択できること
になる。

【図面の簡単な説明】

【図１】本発明に係る制御装置の第１実施形態であるプ
ログラマブルコントローラの構成を示すブロック図。

【図２】第１実施形態の増設側バス調停回路２１ａの構
成を示すブロック図。

【図３】第１実施形態のバス調停回路２１a2に入出力す
る各信号のタイミングを示すタイミングチャート。

【図４】第２実施形態のプログラマブルコントローラの
増設側バス調停回路２１ａの構成を示すブロック図。

【図５】図４に示す増設側バス調停回路２１ａのバス権
強制解放回路２１a3の構成を示すブロック図。

【図６】この第２実施形態のバス調停回路２１a2の動作
タイミングを示すタイミングチャート。

【図７】従来の制御装置であるプログラマブルコントロ
ーラの構成を示す構成図。

【符号の説明】

１基本ベース（ＣＰＵユニット）２増設ベース３増設ベース４Ａ〜４Ｃバス１１ＣＰＵユニット１１ａ基本側バス調停回路１２〜１７周辺ユニット２１〜２７周辺ユニット２１ａ増設側バス調停回路２１a1 アドレスコンペア回路２１a2 調停回路２１a3 バス権強制解放回路３１〜３７周辺ユニット３１ａ増設側バス調停回路

Claims

【特許請求の範囲】

【請求項１】基本ベースと、増設ベースとからなり、
基本ベース上のバスと増設ベース上のバスとを接続した
制御装置であって、上記基本ベース側には、当該基本ベース上のバスの使用
権を調停する基本側バス調停手段を設ける一方、上記増設ベース側には、当該増設ベース上のバスの使用
権を調停する増設側バス調停手段を設けた、ことを特徴とする制御装置。
【請求項２】増設ベースは、複数台設けられ、増設側バス調停手段は、上記複数台の増設ベース毎に設
けられる、ことを特徴とする請求項１記載の制御装置。
【請求項３】増設側バス調停手段は、当該増設ベース上において基本ベース上のバスと当該増
設ベース上のバスとを接続するユニットに設けられる、ことを特徴とする請求項１または請求項２記載の制御装
置。
【請求項４】増設側バス調停手段は、当該増設ベース上のバスの使用権を調停する際、当該増
設ベースからのバス使用要求と、当該増設ベース以外の
他のベースからのバス使用要求とを入力して、その入力
の先後により、先に入力があった方に排他的にバスの使
用権を与える、ことを特徴とする請求項１、請求項２または請求項３記
載の制御装置。
【請求項５】当該増設ベース以外の他のベースから当
該増設ベース上の増設側バス調停手段へバス使用要求を
入力する際、アドレスバスを介した当該増設ベースのア
ドレスの指定により行い、当該増設ベース上の増設側バス調停手段は、予め当該増設ベースのアドレスを記憶しており、他のベ
ースから当該増設ベースのアドレスを指定したアドレス
信号が送出されてきた場合は、その予め記憶した上記ア
ドレスと一致しているか否かを判断して、一致している
場合には、バス使用要求が入力したものとする、ことを特徴とする請求項４記載の制御装置。
【請求項６】増設側バス調停手段は、さらに、当該増設ベースからのバス使用要求と、当該増設ベース
以外の他のベースからのバス使用要求とのいずれを優先
させるかを予め設定しておき、劣位な一方のベースに当該増設ベース上のバス使用権を
与えている際に、優位な他方のベースからバス使用要求
が入力した際には、上記優先設定に基づき上記劣位な一
方のベースに直ぐに当該増設ベース上のバス使用権を解
放させて、上記優位な他方のベースに当該増設ベース上
のバス使用権を付与する、ことを特徴とする請求項１、請求項２、請求項３、請求
項４または請求項５記載の制御装置。
【請求項７】基本ベースは、ユーザプログラムをサイクリックに実行して入出力機器
の動作を制御するＣＰＵユニットを有する一方、増設ベースは、上記ＣＰＵユニット以外の周辺ユニットのみを有する、ことを特徴とする請求項１、請求項２、請求項３、請求
項４、請求項５または請求項６記載の制御装置。