JP2000207352A - メモリアクセス競合制御方法とその回路、並びにデ―タ処理装置 - Google Patents
メモリアクセス競合制御方法とその回路、並びにデ―タ処理装置Info
- Publication number
- JP2000207352A JP2000207352A JP11006916A JP691699A JP2000207352A JP 2000207352 A JP2000207352 A JP 2000207352A JP 11006916 A JP11006916 A JP 11006916A JP 691699 A JP691699 A JP 691699A JP 2000207352 A JP2000207352 A JP 2000207352A
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- JP
- Japan
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- memory access
- dma transfer
- control circuit
- access control
- direct memory
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Abstract
(57)【要約】
【課題】 何れかのＤＭＡＣによりＤＭＡ転送処理が行
われている状態でも、それよりも優先度が高い他ＤＭＡ
Ｃよりのバス要求を許容すること。 【解決手段】 例えばＤＭＡＣ２―２が共有メモリ１と
の間でＤＭＡ転送処理を行っている状態で、それよりも
優先度が高いＤＭＡＣ２―１よりバス要求があった場合
には、ＤＭＡＣ２―２対応にレジスタ６―２上に設定さ
れているＤＭＡ転送中断／終了条件にもとづき、設定Ｄ
ＭＡ転送サイクル数相当の時間経過後に上記ＤＭＡ転送
処理を強制的に中断させるか、またはそのＤＭＡ転送処
理の終了を待って、ＤＭＡＣ２―１にバスを取得させる
ようにしたものである。
われている状態でも、それよりも優先度が高い他ＤＭＡ
Ｃよりのバス要求を許容すること。 【解決手段】 例えばＤＭＡＣ２―２が共有メモリ１と
の間でＤＭＡ転送処理を行っている状態で、それよりも
優先度が高いＤＭＡＣ２―１よりバス要求があった場合
には、ＤＭＡＣ２―２対応にレジスタ６―２上に設定さ
れているＤＭＡ転送中断／終了条件にもとづき、設定Ｄ
ＭＡ転送サイクル数相当の時間経過後に上記ＤＭＡ転送
処理を強制的に中断させるか、またはそのＤＭＡ転送処
理の終了を待って、ＤＭＡＣ２―１にバスを取得させる
ようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のダイレクト
メモリアクセス制御回路（以下、単にＤＭＡＣと称す）
各々から共有メモリがアクセス可とされている状態で、
２以上のＤＭＡＣ各々から共有メモリへのメモリアクセ
ス要求があった場合には、優先度が大のＤＭＣＡからの
メモリアクセス要求が優先されつつも、複数のＤＭＡＣ
各々からほぼ均等に共有メモリがメモリアクセス可とさ
れるべく、メモリアクセス要求が制御されるようにした
メモリアクセス競合制御帆方法とその回路、更には、そ
のようなメモリアクセス競合制御回路を内部に含むデー
タ処理装置に関するものである。
メモリアクセス制御回路（以下、単にＤＭＡＣと称す）
各々から共有メモリがアクセス可とされている状態で、
２以上のＤＭＡＣ各々から共有メモリへのメモリアクセ
ス要求があった場合には、優先度が大のＤＭＣＡからの
メモリアクセス要求が優先されつつも、複数のＤＭＡＣ
各々からほぼ均等に共有メモリがメモリアクセス可とさ
れるべく、メモリアクセス要求が制御されるようにした
メモリアクセス競合制御帆方法とその回路、更には、そ
のようなメモリアクセス競合制御回路を内部に含むデー
タ処理装置に関するものである。
【０００２】
【従来の技術】これまでにも、複数のＤＭＡＣがメモリ
を共有する場合には、所定の方式でメモリアクセス競合
を制御するバスアクセス制御方式が用いられており、こ
の種のバスアクセス制御方式として一般的に広く用いら
れているものとしては、アクセス優先度固定方式とラウ
ンドロビン方式が挙げられるものとなっている。このう
ち、アクセス優先度固定方式とは、予めＤＭＡＣ各々に
対するアクセス権の優先度を固定的に決定の上、この優
先度に従ってメモリアクセス競合を制御する方式であ
る。一方、ラウンドロビン方式とは、ＤＭＡＣ各々から
のバスアクセスの割合が均等になるように、一旦バスア
クセスが許可されたＤＭＡＣ対しては、次サイクルでの
アクセス上の優先度を最も低くする方式である。
を共有する場合には、所定の方式でメモリアクセス競合
を制御するバスアクセス制御方式が用いられており、こ
の種のバスアクセス制御方式として一般的に広く用いら
れているものとしては、アクセス優先度固定方式とラウ
ンドロビン方式が挙げられるものとなっている。このう
ち、アクセス優先度固定方式とは、予めＤＭＡＣ各々に
対するアクセス権の優先度を固定的に決定の上、この優
先度に従ってメモリアクセス競合を制御する方式であ
る。一方、ラウンドロビン方式とは、ＤＭＡＣ各々から
のバスアクセスの割合が均等になるように、一旦バスア
クセスが許可されたＤＭＡＣ対しては、次サイクルでの
アクセス上の優先度を最も低くする方式である。
【０００３】
【発明が解決しようとする課題】しかしながら、アクセ
ス優先度固定方式、ラウンドロビン方式の何れにして
も、ＤＭＡＣ各々からのメモリアクセス要求動作に応じ
て最適にアクセスを許可することは困難となっていのが
実情である。というのは、固定優先方式による場合、４
つのＤＭＡＣ各々からのバス要求信号（メモリアクセス
要求）ＲＥＱ０〜ＲＥＱ３に対し、その優先度がＲＥＱ
０＞ＲＥＱ１＞ＲＥＱ２＞ＲＥＱ３として固定的に設定
されているとして、例えばバス要求信号ＲＥＱ０，ＲＥ
Ｑ２が同時に出力される場合を想定すれば、バス要求信
号ＲＥＱ０出力元ＤＭＡＣが必然的にバスを取得するこ
とになり、バス要求信号ＲＥＱ０，ＲＥＱ２が同時に出
力される限りにおいては、バス要求信号ＲＥＱ２出力元
ＤＭＡＣがバスを取得することはないからである。した
がって、バス要求信号ＲＥＱ０，ＲＥＱ２の発生頻度が
ほぼ同一であるとすれば、バス要求信号ＲＥＱ０がバス
要求信号ＲＥＱ２に優先的に許可される結果として、バ
ス要求信号ＲＥＱ２に係る処理が極めて実行されにくい
という問題があったものである。
ス優先度固定方式、ラウンドロビン方式の何れにして
も、ＤＭＡＣ各々からのメモリアクセス要求動作に応じ
て最適にアクセスを許可することは困難となっていのが
実情である。というのは、固定優先方式による場合、４
つのＤＭＡＣ各々からのバス要求信号（メモリアクセス
要求）ＲＥＱ０〜ＲＥＱ３に対し、その優先度がＲＥＱ
０＞ＲＥＱ１＞ＲＥＱ２＞ＲＥＱ３として固定的に設定
されているとして、例えばバス要求信号ＲＥＱ０，ＲＥ
Ｑ２が同時に出力される場合を想定すれば、バス要求信
号ＲＥＱ０出力元ＤＭＡＣが必然的にバスを取得するこ
とになり、バス要求信号ＲＥＱ０，ＲＥＱ２が同時に出
力される限りにおいては、バス要求信号ＲＥＱ２出力元
ＤＭＡＣがバスを取得することはないからである。した
がって、バス要求信号ＲＥＱ０，ＲＥＱ２の発生頻度が
ほぼ同一であるとすれば、バス要求信号ＲＥＱ０がバス
要求信号ＲＥＱ２に優先的に許可される結果として、バ
ス要求信号ＲＥＱ２に係る処理が極めて実行されにくい
という問題があったものである。
【０００４】一方、ラウンドロビン方式による場合に
は、４つのＤＭＡＣ各々からのバス要求信号ＲＥＱ０〜
ＲＥＱ３に対し、ある時点での優先度がＲＥＱ０＞ＲＥ
Ｑ１＞ＲＥＱ２＞ＲＥＱ３として設定されている状態
で、バス要求信号ＲＥＱ１，ＲＥＱ２が同時に出力され
たとすれば、バス要求信号ＲＥＱ１出力元ＤＭＡＣがバ
スを取得することになる。しかし、そのバス取得後に、
最も優先度が高いバス要求信号ＲＥＱ０が出力されたと
しても、バス要求信号ＲＥＱ１出力元ＤＭＡＣによるＤ
ＭＡ転送が終了しない限り、バス要求信号ＲＥＱ０出力
元ＤＭＡＣはバスを取得し得ないというものである。既
述のように、ラウンドロビン方式はＤＭＡＣ各々による
バス取得割合を均等化する方式であるも、バス要求から
バス取得までに時間制限のあるＤＭＡＣを含む場合での
競合制御には必ずしも適合していなかったものである。
は、４つのＤＭＡＣ各々からのバス要求信号ＲＥＱ０〜
ＲＥＱ３に対し、ある時点での優先度がＲＥＱ０＞ＲＥ
Ｑ１＞ＲＥＱ２＞ＲＥＱ３として設定されている状態
で、バス要求信号ＲＥＱ１，ＲＥＱ２が同時に出力され
たとすれば、バス要求信号ＲＥＱ１出力元ＤＭＡＣがバ
スを取得することになる。しかし、そのバス取得後に、
最も優先度が高いバス要求信号ＲＥＱ０が出力されたと
しても、バス要求信号ＲＥＱ１出力元ＤＭＡＣによるＤ
ＭＡ転送が終了しない限り、バス要求信号ＲＥＱ０出力
元ＤＭＡＣはバスを取得し得ないというものである。既
述のように、ラウンドロビン方式はＤＭＡＣ各々による
バス取得割合を均等化する方式であるも、バス要求から
バス取得までに時間制限のあるＤＭＡＣを含む場合での
競合制御には必ずしも適合していなかったものである。
【０００５】一般的には、これまでにあっても、ＤＭＡ
Ｃ各々での優先度を予め考慮の上、システム設計が各種
行われているにしても、常時、最適な優先度で動作する
システムを設計することは極めて困難であったものであ
る。
Ｃ各々での優先度を予め考慮の上、システム設計が各種
行われているにしても、常時、最適な優先度で動作する
システムを設計することは極めて困難であったものであ
る。
【０００６】本発明の第１の目的は、ラウンドロビン方
式を前提として、何れかのＤＭＡＣによりバスが取得さ
れた上、現にＤＭＡ転送処理が行われている状態であっ
ても、そのＤＭＡＣよりも優先度が高い他ＤＭＡＣより
バス要求があった場合には、そのＤＭＡＣによるＤＭＡ
転送処理を強制的に中断させた上、その他ＤＭＡＣにバ
スを取得させ得るメモリアクセス競合制御方法を供する
にある。
式を前提として、何れかのＤＭＡＣによりバスが取得さ
れた上、現にＤＭＡ転送処理が行われている状態であっ
ても、そのＤＭＡＣよりも優先度が高い他ＤＭＡＣより
バス要求があった場合には、そのＤＭＡＣによるＤＭＡ
転送処理を強制的に中断させた上、その他ＤＭＡＣにバ
スを取得させ得るメモリアクセス競合制御方法を供する
にある。
【０００７】本発明の第２の目的は、ラウンドロビン方
式を前提として、何れかのＤＭＡＣによりバスが取得さ
れた上、現にＤＭＡ転送処理が行われている状態であっ
ても、そのＤＭＡＣよりも優先度が高い他ＤＭＡＣより
バス要求があった場合には、そのＤＭＡＣ対応に設定さ
れているＤＭＡ転送サイクル数相当の時間経過後に上記
ＤＭＡ転送処理を強制的に中断させた上、上記他ダイレ
クトメモリアクセス制御回路にバスを取得させ得るメモ
リアクセス競合制御方法を供するにある。
式を前提として、何れかのＤＭＡＣによりバスが取得さ
れた上、現にＤＭＡ転送処理が行われている状態であっ
ても、そのＤＭＡＣよりも優先度が高い他ＤＭＡＣより
バス要求があった場合には、そのＤＭＡＣ対応に設定さ
れているＤＭＡ転送サイクル数相当の時間経過後に上記
ＤＭＡ転送処理を強制的に中断させた上、上記他ダイレ
クトメモリアクセス制御回路にバスを取得させ得るメモ
リアクセス競合制御方法を供するにある。
【０００８】本発明の第３の目的は、ラウンドロビン方
式を前提として、何れかのＤＭＡＣによりバスが取得さ
れた上、現にＤＭＡ転送処理が行われている状態であっ
ても、そのＤＭＡＣよりも優先度が高い他ＤＭＡＣより
バス要求があった場合には、そのＤＭＡ対応に設定され
ているＤＭＡ転送サイクル数相当の時間経過後に上記Ｄ
ＭＡ転送処理を強制的に中断させるか、または上記ＤＭ
Ａ転送処理の終了を待って、上記他ダイレクトメモリア
クセス制御回路にバスを取得させ得るメモリアクセス競
合制御方法を供するにある。
式を前提として、何れかのＤＭＡＣによりバスが取得さ
れた上、現にＤＭＡ転送処理が行われている状態であっ
ても、そのＤＭＡＣよりも優先度が高い他ＤＭＡＣより
バス要求があった場合には、そのＤＭＡ対応に設定され
ているＤＭＡ転送サイクル数相当の時間経過後に上記Ｄ
ＭＡ転送処理を強制的に中断させるか、または上記ＤＭ
Ａ転送処理の終了を待って、上記他ダイレクトメモリア
クセス制御回路にバスを取得させ得るメモリアクセス競
合制御方法を供するにある。
【０００９】本発明の第４の目的は、上記第３の目的に
係るメモリアクセス競合制御方法が実施される上で好適
とされた構成のメモリアクセス競合制御回路を供するに
ある。
係るメモリアクセス競合制御方法が実施される上で好適
とされた構成のメモリアクセス競合制御回路を供するに
ある。
【００１０】本発明の第５の目的は、装置内部で複数の
ＤＭＡＣ各々による分散処理が行われている場合に、そ
れら分散処理が効率的に行われ得るデータ処理装置を供
するにある。
ＤＭＡＣ各々による分散処理が行われている場合に、そ
れら分散処理が効率的に行われ得るデータ処理装置を供
するにある。
【００１１】
【課題を解決するための手段】上記第１〜第３の目的の
うち、特に第３の目的は、何れかのダイレクトメモリア
クセス制御回路によりバスが取得された上、共有メモリ
との間でＤＭＡ転送処理が行われている状態で、該ダイ
レクトメモリアクセス制御回路よりも優先度が高い他ダ
イレクトメモリアクセス制御回路よりバス要求があった
場合には、上記ダイレクトメモリアクセス制御回路対応
に設定されているＤＭＡ転送中断／終了条件が設定ＤＭ
Ａ転送サイクル数である場合は、該設定ＤＭＡ転送サイ
クル数相当の時間経過後に上記ＤＭＡ転送処理を強制的
に中断させた上、上記他ダイレクトメモリアクセス制御
回路にバスを取得させる一方、上記ＤＭＡ転送中断／終
了条件がＤＭＡ転送処理終了である場合には、上記ＤＭ
Ａ転送処理の終了を待って、上記他ダイレクトメモリア
クセス制御回路にバスを取得させることで達成される。
うち、特に第３の目的は、何れかのダイレクトメモリア
クセス制御回路によりバスが取得された上、共有メモリ
との間でＤＭＡ転送処理が行われている状態で、該ダイ
レクトメモリアクセス制御回路よりも優先度が高い他ダ
イレクトメモリアクセス制御回路よりバス要求があった
場合には、上記ダイレクトメモリアクセス制御回路対応
に設定されているＤＭＡ転送中断／終了条件が設定ＤＭ
Ａ転送サイクル数である場合は、該設定ＤＭＡ転送サイ
クル数相当の時間経過後に上記ＤＭＡ転送処理を強制的
に中断させた上、上記他ダイレクトメモリアクセス制御
回路にバスを取得させる一方、上記ＤＭＡ転送中断／終
了条件がＤＭＡ転送処理終了である場合には、上記ＤＭ
Ａ転送処理の終了を待って、上記他ダイレクトメモリア
クセス制御回路にバスを取得させることで達成される。
【００１２】上記第４の目的は、その構成要素として、
ダイレクトメモリアクセス制御回路対応に設けられ、該
ダイレクトメモリアクセス制御回路によるＤＭＡ転送処
理を、該ダイレクトメモリアクセス制御回路よりも優先
度が高い他ダイレクトメモリアクセス制御回路よりバス
要求があった場合に設定ＤＭＡ転送サイクル数相当の時
間経過後に強制的に中断させるか、中断させないかを判
断させるためのＤＭＡ転送中断／終了条件が設定される
ＤＭＡ転送中断／終了条件設定部と、共有メモリとの間
で何等ＤＭＡ転送処理が行われていない状態では、２以
上のダイレクトメモリアクセス制御回路各々からのバス
要求が競合する場合に、該バス要求から最も優先度が高
いバス要求元ダイレクトメモリアクセス制御回路を判定
した上、該バス要求元ダイレクトメモリアクセス制御回
路にバスを取得させる一方、共有メモリと不特定ダイレ
クトメモリアクセス制御回路との間でＤＭＡ転送処理が
現に行われている状態で、該不特定ダイレクトメモリア
クセス制御回路よりも優先度が高い他ダイレクトメモリ
アクセス制御回路よりバス要求があった場合には、上記
不特定ダイレクトメモリアクセス制御回路対応に設けら
れているＤＭＡ転送中断／終了条件設定部を参照の上、
該ＤＭＡ転送中断／終了条件設定部上に設定されている
ＤＭＡ転送中断／終了条件が設定ＤＭＡ転送サイクル数
である場合は、該設定ＤＭＡ転送サイクル数相当の時間
経過後に上記ＤＭＡ転送処理を強制的に中断させた上、
上記他ダイレクトメモリアクセス制御回路にバスを取得
させ、上記ＤＭＡ転送中断／終了条件がＤＭＡ転送処理
終了である場合には、上記ＤＭＡ転送処理の終了を待っ
て、上記他ダイレクトメモリアクセス制御回路にバスを
取得させるべく制御する優先度判定部と、を少なくとも
具備せしめることで達成される。
ダイレクトメモリアクセス制御回路対応に設けられ、該
ダイレクトメモリアクセス制御回路によるＤＭＡ転送処
理を、該ダイレクトメモリアクセス制御回路よりも優先
度が高い他ダイレクトメモリアクセス制御回路よりバス
要求があった場合に設定ＤＭＡ転送サイクル数相当の時
間経過後に強制的に中断させるか、中断させないかを判
断させるためのＤＭＡ転送中断／終了条件が設定される
ＤＭＡ転送中断／終了条件設定部と、共有メモリとの間
で何等ＤＭＡ転送処理が行われていない状態では、２以
上のダイレクトメモリアクセス制御回路各々からのバス
要求が競合する場合に、該バス要求から最も優先度が高
いバス要求元ダイレクトメモリアクセス制御回路を判定
した上、該バス要求元ダイレクトメモリアクセス制御回
路にバスを取得させる一方、共有メモリと不特定ダイレ
クトメモリアクセス制御回路との間でＤＭＡ転送処理が
現に行われている状態で、該不特定ダイレクトメモリア
クセス制御回路よりも優先度が高い他ダイレクトメモリ
アクセス制御回路よりバス要求があった場合には、上記
不特定ダイレクトメモリアクセス制御回路対応に設けら
れているＤＭＡ転送中断／終了条件設定部を参照の上、
該ＤＭＡ転送中断／終了条件設定部上に設定されている
ＤＭＡ転送中断／終了条件が設定ＤＭＡ転送サイクル数
である場合は、該設定ＤＭＡ転送サイクル数相当の時間
経過後に上記ＤＭＡ転送処理を強制的に中断させた上、
上記他ダイレクトメモリアクセス制御回路にバスを取得
させ、上記ＤＭＡ転送中断／終了条件がＤＭＡ転送処理
終了である場合には、上記ＤＭＡ転送処理の終了を待っ
て、上記他ダイレクトメモリアクセス制御回路にバスを
取得させるべく制御する優先度判定部と、を少なくとも
具備せしめることで達成される。
【００１３】上記第５の目的は、上記ＤＭＡ転送中断／
終了条件設定部と優先度判定部とを少なくとも含むメモ
リアクセス競合制御回路を装置内部に具備せしめること
で達成される。
終了条件設定部と優先度判定部とを少なくとも含むメモ
リアクセス競合制御回路を装置内部に具備せしめること
で達成される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図
１，図２により説明する。さて、図１には本発明による
メモリアクセス競合制御回路としての競合優先制御部４
の一例での内部ブロック構成が、複数のＤＭＡＣ２ー１
〜２ーｎや共通バスａ、共有メモリ１とともに示されて
いるが、これにより競合優先制御部４によるメモリアク
セス競合制御動作を説明すれば以下のようである。
１，図２により説明する。さて、図１には本発明による
メモリアクセス競合制御回路としての競合優先制御部４
の一例での内部ブロック構成が、複数のＤＭＡＣ２ー１
〜２ーｎや共通バスａ、共有メモリ１とともに示されて
いるが、これにより競合優先制御部４によるメモリアク
セス競合制御動作を説明すれば以下のようである。
【００１５】即ち、ＤＭＡＣ２−１〜２−ｎ各々から
は、ＤＭＡ転送処理の必要が生じる度に、共有メモリ１
をアクセスすべく、競合優先制御部４に対しバス要求信
号ｂ−１〜ｂ−ｎが出力される一方、競合優先制御部４
ではまた、その際に、共有メモリ１とＤＭＡＣ２−１〜
２−ｎの何れかとの間で何等ＤＭＡ転送が行われていな
い限り、その応答としてバス使用許可信号ｃ−１〜ｃ−
ｎがＤＭＡＣ２−１〜２−ｎに出力されるものとなって
いる。これによりＤＭＡＣ２−１〜２−ｎ各々では、バ
ス使用許可信号ｃ−１〜ｃ−ｎを受信した上、初めて共
有メモリ１に対しアクセスし得るものである。
は、ＤＭＡ転送処理の必要が生じる度に、共有メモリ１
をアクセスすべく、競合優先制御部４に対しバス要求信
号ｂ−１〜ｂ−ｎが出力される一方、競合優先制御部４
ではまた、その際に、共有メモリ１とＤＭＡＣ２−１〜
２−ｎの何れかとの間で何等ＤＭＡ転送が行われていな
い限り、その応答としてバス使用許可信号ｃ−１〜ｃ−
ｎがＤＭＡＣ２−１〜２−ｎに出力されるものとなって
いる。これによりＤＭＡＣ２−１〜２−ｎ各々では、バ
ス使用許可信号ｃ−１〜ｃ−ｎを受信した上、初めて共
有メモリ１に対しアクセスし得るものである。
【００１６】以上は、バス要求信号ｂ−１〜ｂ−ｎが何
等競合しない場合でのメモリアクセス競合制御動作であ
るが、一般には、バス要求信号ｂ−１〜ｂ−ｎのうち、
何れか２以上のものが同時に出力される場合が頻度大に
してあり得、このような場合に、優先順位判定部５で
は、複数のバス要求信号各々についてその優先度が識別
判定されることで、最も優先度が高いバス要求信号を出
力したＤＭＡＣに対してだけバス使用許可信号を出力す
る制御を行うものとなっている。優先順位更新部８では
また、ＤＭＡＣ２−１〜２−ｎの何れかが共有メモリ１
に対するＤＭＡ転送処理が終了すれば、そのＤＭＡ転送
処理を行ったＤＭＡＣに対する優先度を最低に設定する
とともに、空位となったそれまでの優先度を埋めるべ
く、その優先度未満の優先度が設定されていたＤＭＡＣ
各々に対する優先度は１つだけ繰り上げられるものとな
っている（ラウンドロビン方式）。
等競合しない場合でのメモリアクセス競合制御動作であ
るが、一般には、バス要求信号ｂ−１〜ｂ−ｎのうち、
何れか２以上のものが同時に出力される場合が頻度大に
してあり得、このような場合に、優先順位判定部５で
は、複数のバス要求信号各々についてその優先度が識別
判定されることで、最も優先度が高いバス要求信号を出
力したＤＭＡＣに対してだけバス使用許可信号を出力す
る制御を行うものとなっている。優先順位更新部８では
また、ＤＭＡＣ２−１〜２−ｎの何れかが共有メモリ１
に対するＤＭＡ転送処理が終了すれば、そのＤＭＡ転送
処理を行ったＤＭＡＣに対する優先度を最低に設定する
とともに、空位となったそれまでの優先度を埋めるべ
く、その優先度未満の優先度が設定されていたＤＭＡＣ
各々に対する優先度は１つだけ繰り上げられるものとな
っている（ラウンドロビン方式）。
【００１７】以上の説明はあくまでも、これまでのラウ
ンドロビン方式によるメモリアクセス競合制御上での動
作である。実に、本発明はこれまでのラウンドロビン方
式によるメモリアクセス競合制御を改善したものであ
り、基本的には、何れかのＤＭＡＣによりバスが取得さ
れた上、共有メモリ１との間で現にＤＭＡ転送処理が行
われている状態であっても、そのＤＭＡＣよりも優先度
が高い他ＤＭＡＣよりバス要求信号があった場合には、
現に行われているＤＭＡ転送処理を強制的に中断させた
上、その他ＤＭＡＣにバスを取得させるようにしたもの
である。ただ、一概にＤＭＡＣといっても、実時間処理
が要請されているＤＭＡＣも存在したり、それとは逆
に、全く実時間処理が要されないＤＭＡＣも存在するな
ど、現に行われているＤＭＡ転送処理を即座に強制的に
中断させることは必ずしも好ましいとはいえないものと
なっている。例えば電子交換機用データ処理装置に例を
採れば、データ処理装置内に具備されているＤＭＡＣ各
々には如何なるデータ種別のデータを扱うのか、その機
能分担が予め定められたものとなっている。したがっ
て、このような事情を考慮すれば、実時間処理が要請さ
れているＤＭＡＣ（例えば呼接続制御用）により現にＤ
ＭＡ転送処理が行われている状態で、そのＤＭＡＣより
も優先度が高い他ＤＭＡＣよりバス要求信号があった場
合には、むしろ、そのＤＭＡ転送処理を強制的に中断さ
せることなく、そのＤＭＡ転送処理の終了を待って、他
ＤＭＡＣにバスを取得させるようにするのが望ましいも
のとなっている。ＤＭＡＣ各々での特性が考慮されたメ
モリアクセス競合制御について説明すれば以下のようで
ある。
ンドロビン方式によるメモリアクセス競合制御上での動
作である。実に、本発明はこれまでのラウンドロビン方
式によるメモリアクセス競合制御を改善したものであ
り、基本的には、何れかのＤＭＡＣによりバスが取得さ
れた上、共有メモリ１との間で現にＤＭＡ転送処理が行
われている状態であっても、そのＤＭＡＣよりも優先度
が高い他ＤＭＡＣよりバス要求信号があった場合には、
現に行われているＤＭＡ転送処理を強制的に中断させた
上、その他ＤＭＡＣにバスを取得させるようにしたもの
である。ただ、一概にＤＭＡＣといっても、実時間処理
が要請されているＤＭＡＣも存在したり、それとは逆
に、全く実時間処理が要されないＤＭＡＣも存在するな
ど、現に行われているＤＭＡ転送処理を即座に強制的に
中断させることは必ずしも好ましいとはいえないものと
なっている。例えば電子交換機用データ処理装置に例を
採れば、データ処理装置内に具備されているＤＭＡＣ各
々には如何なるデータ種別のデータを扱うのか、その機
能分担が予め定められたものとなっている。したがっ
て、このような事情を考慮すれば、実時間処理が要請さ
れているＤＭＡＣ（例えば呼接続制御用）により現にＤ
ＭＡ転送処理が行われている状態で、そのＤＭＡＣより
も優先度が高い他ＤＭＡＣよりバス要求信号があった場
合には、むしろ、そのＤＭＡ転送処理を強制的に中断さ
せることなく、そのＤＭＡ転送処理の終了を待って、他
ＤＭＡＣにバスを取得させるようにするのが望ましいも
のとなっている。ＤＭＡＣ各々での特性が考慮されたメ
モリアクセス競合制御について説明すれば以下のようで
ある。
【００１８】即ち、競合優先制御部４内には、ＤＭＡＣ
２−１〜２−ｎ各々に対応して転送サイクル設定レジス
タ（複数ビット容量）６−１〜６−ｎが設けられてお
り、端子３からの設定信号ｅによって、それら転送サイ
クル設定レジスタ６−１〜６−ｎ各々にはメモリアクセ
ス競合制御時でのバス占有可能サイクル数（ＤＭＡ転送
サイクル数）が設定されるものとなっている。これらバ
ス占有可能サイクル数を随時更新可として設定すること
も考えられるが、通常、半固定的に設定すれば十分とな
っている。その際に、設定されるバス占有可能サイクル
数としては、実時間処理が要請されているＤＭＡＣ程に
その値が大として設定されるが、一般的には、最小値
（ａｌｌビット“０”）〜最大値（ａｌｌビット
“１”）がＤＭＡＤ各々の特性に応じて予めＤＭＡ転送
中断／終了条件として設定されるものとなっている。こ
れにより、あるＤＭＡＣに対し最小値が設定された場合
には、そのＤＭＡＣにより現にＤＭＡ転送処理が行われ
ている状態で、それよりも優先度が高い他ＤＭＡＣより
バス要求信号があった場合には、そのＤＭＡ転送処理は
強制的に中断されるが、最大値が設定された場合は、そ
のＤＭＡＣにより現にＤＭＡ転送処理が行われている状
態で、それよりも優先度が高い他ＤＭＡＣよりバス要求
信号があったとしても、そのＤＭＡ転送処理は強制的に
中断されることなく、そのＤＭＡ転送処理の終了を待っ
て、他ＤＭＡＣにバスを取得させるようにすればよいも
のである。最大値は無限大と見做されているものであ
る。具体的には、あるＤＭＡＣにより現にＤＭＡ転送処
理が行われている状態で、それよりも優先度が高い他Ｄ
ＭＡＣよりバス要求信号があった場合には、そのＤＭＡ
Ｃ対応に設けられている転送サイクル設定レジスタから
はＤＭＡ転送中断／終了条件が転送サイクルカウンタ７
にロードされた後、転送サイクルカウンタ７はＤＭＡ転
送サイクル毎に１ダウンカウント（デクリメント）され
ているものである。やがて、転送サイクルカウンタ７で
のカウント値が“０”に達すれば、この時点で、ＤＭＡ
転送処理を現に行っているＤＭＡＣに対し再送要求ｄ−
１〜ｄ−ｎを送出した上、バス要求信号を出力している
他ＤＭＡＣに対しバス使用許可信号が送出されればよい
ものである。
２−１〜２−ｎ各々に対応して転送サイクル設定レジス
タ（複数ビット容量）６−１〜６−ｎが設けられてお
り、端子３からの設定信号ｅによって、それら転送サイ
クル設定レジスタ６−１〜６−ｎ各々にはメモリアクセ
ス競合制御時でのバス占有可能サイクル数（ＤＭＡ転送
サイクル数）が設定されるものとなっている。これらバ
ス占有可能サイクル数を随時更新可として設定すること
も考えられるが、通常、半固定的に設定すれば十分とな
っている。その際に、設定されるバス占有可能サイクル
数としては、実時間処理が要請されているＤＭＡＣ程に
その値が大として設定されるが、一般的には、最小値
（ａｌｌビット“０”）〜最大値（ａｌｌビット
“１”）がＤＭＡＤ各々の特性に応じて予めＤＭＡ転送
中断／終了条件として設定されるものとなっている。こ
れにより、あるＤＭＡＣに対し最小値が設定された場合
には、そのＤＭＡＣにより現にＤＭＡ転送処理が行われ
ている状態で、それよりも優先度が高い他ＤＭＡＣより
バス要求信号があった場合には、そのＤＭＡ転送処理は
強制的に中断されるが、最大値が設定された場合は、そ
のＤＭＡＣにより現にＤＭＡ転送処理が行われている状
態で、それよりも優先度が高い他ＤＭＡＣよりバス要求
信号があったとしても、そのＤＭＡ転送処理は強制的に
中断されることなく、そのＤＭＡ転送処理の終了を待っ
て、他ＤＭＡＣにバスを取得させるようにすればよいも
のである。最大値は無限大と見做されているものであ
る。具体的には、あるＤＭＡＣにより現にＤＭＡ転送処
理が行われている状態で、それよりも優先度が高い他Ｄ
ＭＡＣよりバス要求信号があった場合には、そのＤＭＡ
Ｃ対応に設けられている転送サイクル設定レジスタから
はＤＭＡ転送中断／終了条件が転送サイクルカウンタ７
にロードされた後、転送サイクルカウンタ７はＤＭＡ転
送サイクル毎に１ダウンカウント（デクリメント）され
ているものである。やがて、転送サイクルカウンタ７で
のカウント値が“０”に達すれば、この時点で、ＤＭＡ
転送処理を現に行っているＤＭＡＣに対し再送要求ｄ−
１〜ｄ−ｎを送出した上、バス要求信号を出力している
他ＤＭＡＣに対しバス使用許可信号が送出されればよい
ものである。
【００１９】最後に、本発明による競合優先制御部４で
のメモリアクセス競合制御方法を図２により詳細に説明
すれば以下のようである。即ち、ＤＭＡＣの数ｎが４で
あるとして、ＤＭＡＣ２−１〜２−４各々に対応するバ
ス要求信号ｂ−１〜ｂ−４の初期状態での優先度がｂ−
１＞ｂ−２＞ｂ−３＞ｂ−４であるとすれば、先ずＤＭ
ＡＣ２−１〜２−４各々に対応する転送サイクル設定レ
ジスタ６−１〜６−４には、端子３よりＤＭＡ転送中断
／終了条件が設定されるものとなっている（ステップＳ
１）。その後、ＤＭＡ転送中断／終了条件が設定された
状態で、ＤＭＡＣ２−１〜２−４各々よりのバス要求信
号ｂ−１〜ｂ−４があるか否かが優先順位判定部５で判
定されるが、この判定は１以上のバス要求信号があるま
で繰返し実施されるものとなっている。やがて、１以上
のバス要求信号が競合優先制御部４に出力された場合に
は、優先順位判定部５でバス要求信号を出力している最
も優先度の高いＤＭＡＣが判定されるものとなっている
（ステップＳ３）。ここで、例えばバス要求信号ｂ−
３，ｂ−４が同時に出力されたとすれば、ステップＳ３
ではＤＭＡＣ２−３が最優先度ＤＭＡＣとして判定され
るものである。これによりＤＭＡＣ２―３に対しての
み、バス使用許可信号Ｃ−３が競合優先制御部４より送
出されているものである（ステップＳ４）。バス使用許
可信号Ｃ−３の送出後、更に、ＤＭＡＣ２−３よりも優
先度が高いＤＭＡＣ２−１，２−２各々からのバス要求
信号ｂ−１，ｂ−２があるか否かが優先順位判定部５で
判定されるが（ステップＳ５）、ステップＳ５で高位優
先度のＤＭＡＣ２−１，２−２からのバス要求信号ｂ−
１，ｂ−２がない場合、ＤＭＡＣ２−３による共有メモ
リ１に対するＤＭＡ転送処理が開始されるものとなって
いる（ステップＳ６）。その後、そのＤＭＡ転送処理の
終了が判定されているが（ステップＳ７）、まだ、終了
していないならばステップＳ５に、終了しているなら
ば、優先順位更新部８でＤＭＡ転送を行ったＤＭＡＣ２
−３の優先度は最低位になるべく、また、ＤＭＡＣ２−
３より優先度の低いＤＭＡＣ２−４の優先度は１つ繰上
げされるべく、優先順位判定部５に設定されるものとな
っている（ステップＳ８）。これによりステップＳ８に
よる更新後の優先度は、ｂ−１＞ｂ−２＞ｂ−４＞ｂ−
３となるものである。
のメモリアクセス競合制御方法を図２により詳細に説明
すれば以下のようである。即ち、ＤＭＡＣの数ｎが４で
あるとして、ＤＭＡＣ２−１〜２−４各々に対応するバ
ス要求信号ｂ−１〜ｂ−４の初期状態での優先度がｂ−
１＞ｂ−２＞ｂ−３＞ｂ−４であるとすれば、先ずＤＭ
ＡＣ２−１〜２−４各々に対応する転送サイクル設定レ
ジスタ６−１〜６−４には、端子３よりＤＭＡ転送中断
／終了条件が設定されるものとなっている（ステップＳ
１）。その後、ＤＭＡ転送中断／終了条件が設定された
状態で、ＤＭＡＣ２−１〜２−４各々よりのバス要求信
号ｂ−１〜ｂ−４があるか否かが優先順位判定部５で判
定されるが、この判定は１以上のバス要求信号があるま
で繰返し実施されるものとなっている。やがて、１以上
のバス要求信号が競合優先制御部４に出力された場合に
は、優先順位判定部５でバス要求信号を出力している最
も優先度の高いＤＭＡＣが判定されるものとなっている
（ステップＳ３）。ここで、例えばバス要求信号ｂ−
３，ｂ−４が同時に出力されたとすれば、ステップＳ３
ではＤＭＡＣ２−３が最優先度ＤＭＡＣとして判定され
るものである。これによりＤＭＡＣ２―３に対しての
み、バス使用許可信号Ｃ−３が競合優先制御部４より送
出されているものである（ステップＳ４）。バス使用許
可信号Ｃ−３の送出後、更に、ＤＭＡＣ２−３よりも優
先度が高いＤＭＡＣ２−１，２−２各々からのバス要求
信号ｂ−１，ｂ−２があるか否かが優先順位判定部５で
判定されるが（ステップＳ５）、ステップＳ５で高位優
先度のＤＭＡＣ２−１，２−２からのバス要求信号ｂ−
１，ｂ−２がない場合、ＤＭＡＣ２−３による共有メモ
リ１に対するＤＭＡ転送処理が開始されるものとなって
いる（ステップＳ６）。その後、そのＤＭＡ転送処理の
終了が判定されているが（ステップＳ７）、まだ、終了
していないならばステップＳ５に、終了しているなら
ば、優先順位更新部８でＤＭＡ転送を行ったＤＭＡＣ２
−３の優先度は最低位になるべく、また、ＤＭＡＣ２−
３より優先度の低いＤＭＡＣ２−４の優先度は１つ繰上
げされるべく、優先順位判定部５に設定されるものとな
っている（ステップＳ８）。これによりステップＳ８に
よる更新後の優先度は、ｂ−１＞ｂ−２＞ｂ−４＞ｂ−
３となるものである。
【００２０】一方、ステップＳ５において、高位優先度
のＤＭＡＣ２−１，２−２からのバス要求信号ｂ−１，
ｂ−２がある場合には、ＤＭＡＣ２−３により共有メモ
リ１に対するＤＭＡ転送処理が実施されるも（ステップ
Ｓ９）、転送サイクル設定レジスタ６−３からのＤＭＡ
転送中断／終了条件が転送サイクルカウンタ７にロード
された上、転送サイクルカウンタ７がＤＭＡ転送サイク
ル毎に１ダウンカウントされるものとなっている（ステ
ップ１０）。その後、転送サイクルカウンタ７でのカウ
ント値が“０”か否かが判定され（ステップＳ１１）、
更に、そのカウント値が“０”でない場合には、ＤＭＡ
転送処理が終了したか否かが判定されるものとなってい
る（ステップ１３）。ＤＭＡ転送処理が終了していない
場合はステップＳ９に、終了しているならばステップＳ
８に、また、ステップＳ１１で転送サイクルカウンタ７
でのカウント値が“０”である場合、ＤＭＡＣ２−３に
対し再送要求ｄ−２が送出され（ステップＳ１２）、ス
テップＳ３に戻された上、再度、優先順位判定部５でバ
ス要求ｂ−１，ｂ−２を出力している最優先度のＤＭＡ
Ｃ２―１，２―２が判定されるものとなっている。これ
によりＤＭＡＣ２−３は転送サイクルカウンタ７でのカ
ウント値が“０”になるまでの期間に亘って、継続的に
ＤＭＡ転送処理を実行し得るものである。
のＤＭＡＣ２−１，２−２からのバス要求信号ｂ−１，
ｂ−２がある場合には、ＤＭＡＣ２−３により共有メモ
リ１に対するＤＭＡ転送処理が実施されるも（ステップ
Ｓ９）、転送サイクル設定レジスタ６−３からのＤＭＡ
転送中断／終了条件が転送サイクルカウンタ７にロード
された上、転送サイクルカウンタ７がＤＭＡ転送サイク
ル毎に１ダウンカウントされるものとなっている（ステ
ップ１０）。その後、転送サイクルカウンタ７でのカウ
ント値が“０”か否かが判定され（ステップＳ１１）、
更に、そのカウント値が“０”でない場合には、ＤＭＡ
転送処理が終了したか否かが判定されるものとなってい
る（ステップ１３）。ＤＭＡ転送処理が終了していない
場合はステップＳ９に、終了しているならばステップＳ
８に、また、ステップＳ１１で転送サイクルカウンタ７
でのカウント値が“０”である場合、ＤＭＡＣ２−３に
対し再送要求ｄ−２が送出され（ステップＳ１２）、ス
テップＳ３に戻された上、再度、優先順位判定部５でバ
ス要求ｂ−１，ｂ−２を出力している最優先度のＤＭＡ
Ｃ２―１，２―２が判定されるものとなっている。これ
によりＤＭＡＣ２−３は転送サイクルカウンタ７でのカ
ウント値が“０”になるまでの期間に亘って、継続的に
ＤＭＡ転送処理を実行し得るものである。
【００２１】
【発明の効果】以上、説明したように、請求項１〜５各
々による場合、以下の効果が得られるものとなってい
る。 請求項１：ラウンドロビン方式を前提として、何れかの
ＤＭＡＣによりバスが取得された上、現にＤＭＡ転送処
理が行われている状態であっても、そのＤＭＡＣよりも
優先度が高い他ＤＭＡＣよりバス要求があった場合に
は、そのＤＭＡＣによるＤＭＡ転送処理を強制的に中断
させた上、その他ＤＭＡＣにバスを取得させ得るメモリ
アクセス競合制御方法が得られる。
々による場合、以下の効果が得られるものとなってい
る。 請求項１：ラウンドロビン方式を前提として、何れかの
ＤＭＡＣによりバスが取得された上、現にＤＭＡ転送処
理が行われている状態であっても、そのＤＭＡＣよりも
優先度が高い他ＤＭＡＣよりバス要求があった場合に
は、そのＤＭＡＣによるＤＭＡ転送処理を強制的に中断
させた上、その他ＤＭＡＣにバスを取得させ得るメモリ
アクセス競合制御方法が得られる。
【００２２】請求項２：ラウンドロビン方式を前提とし
て、何れかのＤＭＡＣによりバスが取得された上、現に
ＤＭＡ転送処理が行われている状態であっても、そのＤ
ＭＡＣよりも優先度が高い他ＤＭＡＣよりバス要求があ
った場合には、そのＤＭＡＣ対応に設定されているＤＭ
Ａ転送サイクル数相当の時間経過後に上記ＤＭＡ転送処
理を強制的に中断させた上、上記他ダイレクトメモリア
クセス制御回路にバスを取得させ得るメモリアクセス競
合制御方法が得られる。
て、何れかのＤＭＡＣによりバスが取得された上、現に
ＤＭＡ転送処理が行われている状態であっても、そのＤ
ＭＡＣよりも優先度が高い他ＤＭＡＣよりバス要求があ
った場合には、そのＤＭＡＣ対応に設定されているＤＭ
Ａ転送サイクル数相当の時間経過後に上記ＤＭＡ転送処
理を強制的に中断させた上、上記他ダイレクトメモリア
クセス制御回路にバスを取得させ得るメモリアクセス競
合制御方法が得られる。
【００２３】請求項３：ラウンドロビン方式を前提とし
て、何れかのＤＭＡＣによりバスが取得された上、現に
ＤＭＡ転送処理が行われている状態であっても、そのＤ
ＭＡＣよりも優先度が高い他ＤＭＡＣよりバス要求があ
った場合には、そのＤＭＡ対応に設定されているＤＭＡ
転送サイクル数相当の時間経過後に上記ＤＭＡ転送処理
を強制的に中断させるか、または上記ＤＭＡ転送処理の
終了を待って、上記他ダイレクトメモリアクセス制御回
路にバスを取得させ得るメモリアクセス競合制御方法が
得られる。
て、何れかのＤＭＡＣによりバスが取得された上、現に
ＤＭＡ転送処理が行われている状態であっても、そのＤ
ＭＡＣよりも優先度が高い他ＤＭＡＣよりバス要求があ
った場合には、そのＤＭＡ対応に設定されているＤＭＡ
転送サイクル数相当の時間経過後に上記ＤＭＡ転送処理
を強制的に中断させるか、または上記ＤＭＡ転送処理の
終了を待って、上記他ダイレクトメモリアクセス制御回
路にバスを取得させ得るメモリアクセス競合制御方法が
得られる。
【００２４】請求項４：請求項３に係るメモリアクセス
競合制御方法が実施される上で好適とされた構成のメモ
リアクセス競合制御回路が得られる。
競合制御方法が実施される上で好適とされた構成のメモ
リアクセス競合制御回路が得られる。
【００２５】請求項５：装置内部で複数のＤＭＡＣ各々
による分散処理が行われている場合に、それら分散処理
が効率的に行われ得るデータ処理装置が得られる。
による分散処理が行われている場合に、それら分散処理
が効率的に行われ得るデータ処理装置が得られる。
【図１】図１は、本発明によるメモリアクセス競合制御
回路としての競合優先制御部の一例での内部ブロック構
成を複数のＤＭＡＣや共通バス、共有メモリとともに示
す図
回路としての競合優先制御部の一例での内部ブロック構
成を複数のＤＭＡＣや共通バス、共有メモリとともに示
す図
【図２】図２は、その競合優先制御部の一例での動作を
説明するためのフローを示す図
説明するためのフローを示す図
１…共有メモリ、２−１〜２−ｎ…ＤＭＡＣ、４…競合
優先制御部（メモリアクセス競合制御回路）、５…優先
順位判定部、６−１〜６−ｎ…転送サイクル設定レジス
タ、７…転送サイクルカウンタ、８…優先順位更新部
優先制御部（メモリアクセス競合制御回路）、５…優先
順位判定部、６−１〜６−ｎ…転送サイクル設定レジス
タ、７…転送サイクルカウンタ、８…優先順位更新部
Claims (5)
- 【請求項１】 ラウンドロビン方式を前提としたメモリ
アクセス競合制御方法であって、何れかのダイレクトメ
モリアクセス制御回路によりバスが取得された上、共有
メモリとの間で現にＤＭＡ転送処理が行われている状態
で、該ダイレクトメモリアクセス制御回路よりも優先度
が高い他ダイレクトメモリアクセス制御回路よりバス要
求があった場合のみ、上記ダイレクトメモリアクセス制
御回路による上記ＤＭＡ転送処理を強制的に中断させた
上、上記他ダイレクトメモリアクセス制御回路にバスを
取得させるようにしたメモリアクセス競合制御方法。 - 【請求項２】 ラウンドロビン方式を前提としたメモリ
アクセス競合制御方法であって、何れかのダイレクトメ
モリアクセス制御回路によりバスが取得された上、共有
メモリとの間でＤＭＡ転送処理が行われている状態で、
該ダイレクトメモリアクセス制御回路よりも優先度が高
い他ダイレクトメモリアクセス制御回路よりバス要求が
あった場合には、上記ダイレクトメモリアクセス制御回
路対応に設定されているＤＭＡ転送中断条件としての設
定ＤＭＡ転送サイクル数相当の時間経過後に上記ＤＭＡ
転送処理を強制的に中断させた上、上記他ダイレクトメ
モリアクセス制御回路にバスを取得させるようにしたメ
モリアクセス競合制御方法。 - 【請求項３】 ラウンドロビン方式を前提としたメモリ
アクセス競合制御方法であって、何れかのダイレクトメ
モリアクセス制御回路によりバスが取得された上、共有
メモリとの間でＤＭＡ転送処理が行われている状態で、
該ダイレクトメモリアクセス制御回路よりも優先度が高
い他ダイレクトメモリアクセス制御回路よりバス要求が
あった場合には、上記ダイレクトメモリアクセス制御回
路対応に設定されているＤＭＡ転送中断／終了条件が設
定ＤＭＡ転送サイクル数である場合は、該設定ＤＭＡ転
送サイクル数相当の時間経過後に上記ＤＭＡ転送処理を
強制的に中断させた上、上記他ダイレクトメモリアクセ
ス制御回路にバスを取得させる一方、上記ＤＭＡ転送中
断／終了条件がＤＭＡ転送処理終了である場合には、上
記ＤＭＡ転送処理の終了を待って、上記他ダイレクトメ
モリアクセス制御回路にバスを取得させるようにしたメ
モリアクセス競合制御方法。 - 【請求項４】 ラウンドロビン方式を前提としたメモリ
アクセス競合制御回路であって、 ダイレクトメモリアクセス制御回路対応に設けられ、該
ダイレクトメモリアクセス制御回路によるＤＭＡ転送処
理を、該ダイレクトメモリアクセス制御回路よりも優先
度が高い他ダイレクトメモリアクセス制御回路よりバス
要求があった場合に設定ＤＭＡ転送サイクル数相当の時
間経過後に強制的に中断させるか、中断させないかを判
断させるためのＤＭＡ転送中断／終了条件が設定される
ＤＭＡ転送中断／終了条件設定部と、 共有メモリとの間で何等ＤＭＡ転送処理が行われていな
い状態では、２以上のダイレクトメモリアクセス制御回
路各々からのバス要求が競合する場合に、該バス要求か
ら最も優先度が高いバス要求元ダイレクトメモリアクセ
ス制御回路を判定した上、該バス要求元ダイレクトメモ
リアクセス制御回路にバスを取得させる一方、共有メモ
リと不特定ダイレクトメモリアクセス制御回路との間で
ＤＭＡ転送処理が現に行われている状態で、該不特定ダ
イレクトメモリアクセス制御回路よりも優先度が高い他
ダイレクトメモリアクセス制御回路よりバス要求があっ
た場合には、上記不特定ダイレクトメモリアクセス制御
回路対応に設けられているＤＭＡ転送中断／終了条件設
定部を参照の上、該ＤＭＡ転送中断／終了条件設定部上
に設定されているＤＭＡ転送中断／終了条件が設定ＤＭ
Ａ転送サイクル数である場合は、該設定ＤＭＡ転送サイ
クル数相当の時間経過後に上記ＤＭＡ転送処理を強制的
に中断させた上、上記他ダイレクトメモリアクセス制御
回路にバスを取得させ、上記ＤＭＡ転送中断／終了条件
がＤＭＡ転送処理終了である場合には、上記ＤＭＡ転送
処理の終了を待って、上記他ダイレクトメモリアクセス
制御回路にバスを取得させるべく制御する優先度判定部
と、を少なくとも含むメモリアクセス競合制御回路。 - 【請求項５】 ラウンドロビン方式によるメモリアクセ
ス競合制御回路による制御下に、ダイレクトメモリアク
セス制御回路各々がバスを取得の上、共有メモリとの間
でＤＭＡ転送処理が行われるべく構成されているデータ
処理装置であって、メモリアクセス競合制御回路とし
て、 ダイレクトメモリアクセス制御回路対応に設けられ、該
ダイレクトメモリアクセス制御回路によるＤＭＡ転送処
理を、該ダイレクトメモリアクセス制御回路よりも優先
度が高い他ダイレクトメモリアクセス制御回路よりバス
要求があった場合に設定ＤＭＡ転送サイクル数相当の時
間経過後に強制的に中断させるか、中断させないかを判
断させるためのＤＭＡ転送中断／終了条件が設定される
ＤＭＡ転送中断／終了条件設定部と、 共有メモリとの間で何等ＤＭＡ転送処理が行われていな
い状態では、２以上のダイレクトメモリアクセス制御回
路各々からのバス要求が競合する場合に、該バス要求か
ら最も優先度が高いバス要求元ダイレクトメモリアクセ
ス制御回路を判定した上、該バス要求元ダイレクトメモ
リアクセス制御回路にバスを取得させる一方、共有メモ
リと不特定ダイレクトメモリアクセス制御回路との間で
ＤＭＡ転送処理が現に行われている状態で、該不特定ダ
イレクトメモリアクセス制御回路よりも優先度が高い他
ダイレクトメモリアクセス制御回路よりバス要求があっ
た場合には、上記不特定ダイレクトメモリアクセス制御
回路対応に設けられているＤＭＡ転送中断／終了条件設
定部を参照の上、該ＤＭＡ転送中断／終了条件設定部上
に設定されているＤＭＡ転送中断／終了条件が設定ＤＭ
Ａ転送サイクル数である場合は、該設定ＤＭＡ転送サイ
クル数相当の時間経過後に上記ＤＭＡ転送処理を強制的
に中断させた上、上記他ダイレクトメモリアクセス制御
回路にバスを取得させ、上記ＤＭＡ転送中断／終了条件
がＤＭＡ転送処理終了である場合には、上記ＤＭＡ転送
処理の終了を待って、上記他ダイレクトメモリアクセス
制御回路にバスを取得させるべく制御する優先度判定部
と、を少なくとも含む構成のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006916A JP2000207352A (ja) | 1999-01-13 | 1999-01-13 | メモリアクセス競合制御方法とその回路、並びにデ―タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006916A JP2000207352A (ja) | 1999-01-13 | 1999-01-13 | メモリアクセス競合制御方法とその回路、並びにデ―タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207352A true JP2000207352A (ja) | 2000-07-28 |
Family
ID=11651568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11006916A Pending JP2000207352A (ja) | 1999-01-13 | 1999-01-13 | メモリアクセス競合制御方法とその回路、並びにデ―タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089344B1 (en) * | 2000-06-09 | 2006-08-08 | Motorola, Inc. | Integrated processor platform supporting wireless handheld multi-media devices |
| CN100347693C (zh) * | 2002-09-25 | 2007-11-07 | 国际商业机器公司 | 存储器控制器及优化存储器控制器的方法 |
| US9292386B2 (en) | 2013-04-18 | 2016-03-22 | International Business Machines Corporation | Apparatus and method for allocating processing requests |
-
1999
- 1999-01-13 JP JP11006916A patent/JP2000207352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089344B1 (en) * | 2000-06-09 | 2006-08-08 | Motorola, Inc. | Integrated processor platform supporting wireless handheld multi-media devices |
| CN100347693C (zh) * | 2002-09-25 | 2007-11-07 | 国际商业机器公司 | 存储器控制器及优化存储器控制器的方法 |
| US9292386B2 (en) | 2013-04-18 | 2016-03-22 | International Business Machines Corporation | Apparatus and method for allocating processing requests |
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