JPS63182764A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
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- JPS63182764A JPS63182764A JP1546987A JP1546987A JPS63182764A JP S63182764 A JPS63182764 A JP S63182764A JP 1546987 A JP1546987 A JP 1546987A JP 1546987 A JP1546987 A JP 1546987A JP S63182764 A JPS63182764 A JP S63182764A
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- Japan
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- request
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- 238000000034 method Methods 0.000 claims description 3
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通バス接続である各要求装置と記憶装置と
のリクエスト制御手段に関する。特に、インタフェース
の書込データと読出データが共通ラインである場合の動
作サイクル制御手段に関する。
のリクエスト制御手段に関する。特に、インタフェース
の書込データと読出データが共通ラインである場合の動
作サイクル制御手段に関する。
本発明は、各要求装置と記憶装置とが共通バスで接続さ
れ、書込データと読出データが共通ラインで転送される
システムにおいて、 読出し動作後の読出動作と書込動作とのサイクルを変更
することにより、 読出データと書込データとが競合しないときにサイクル
タイムを短縮することができるようにしたものである。
れ、書込データと読出データが共通ラインで転送される
システムにおいて、 読出し動作後の読出動作と書込動作とのサイクルを変更
することにより、 読出データと書込データとが競合しないときにサイクル
タイムを短縮することができるようにしたものである。
従来、この種のシステムは書込データと読出データが共
通ラインであるので、読出データと書込データとが競合
し、読出動作後の書込動作がクリティカルなサイクルに
なり、これによって装置の読出動作のサイクルタイムが
決定されていた。
通ラインであるので、読出データと書込データとが競合
し、読出動作後の書込動作がクリティカルなサイクルに
なり、これによって装置の読出動作のサイクルタイムが
決定されていた。
このような従来の動作単位のサイクルビジー制御である
と、読出動作後の書込動作で読出動作のサイクルタイム
が決定しているので、読出動作後の読出動作の場合に続
出データと書込データとが競合しないのにもかかわらず
、サイクルタイムを短縮できない欠点があった。
と、読出動作後の書込動作で読出動作のサイクルタイム
が決定しているので、読出動作後の読出動作の場合に続
出データと書込データとが競合しないのにもかかわらず
、サイクルタイムを短縮できない欠点があった。
本発明はこのような欠点を除去するもので、読出データ
と書込データとが競合しないときにサイ９ クルタイム
を短縮することができる記憶装置制御方式を提供するこ
とを目的とする。
と書込データとが競合しないときにサイ９ クルタイム
を短縮することができる記憶装置制御方式を提供するこ
とを目的とする。
本発明は、複数の要求装置と、この要求装置に共通バス
で接続された記憶装置と、この記憶装置と上記要求装置
との間で書込データおよび読出データが共通ラインに転
送される構成である記憶装置制御方式において、上記要
求装置は、リクエスト要求信号および書込命令識別信号
を上記記憶装置に転送するリクエスト制御回路を備え、
上記記憶装置は、前のサイクルのビジー信号および読出
動作識別信号を発生する主制御回路およびビジー信号、
書込命令識別信号、読出動作識別信号およびリクエスト
要求信号のプライオリティに基づき上記要求装置へアク
セプト信号を返送するプライオリティ回路を備えたこと
を特徴とする。
で接続された記憶装置と、この記憶装置と上記要求装置
との間で書込データおよび読出データが共通ラインに転
送される構成である記憶装置制御方式において、上記要
求装置は、リクエスト要求信号および書込命令識別信号
を上記記憶装置に転送するリクエスト制御回路を備え、
上記記憶装置は、前のサイクルのビジー信号および読出
動作識別信号を発生する主制御回路およびビジー信号、
書込命令識別信号、読出動作識別信号およびリクエスト
要求信号のプライオリティに基づき上記要求装置へアク
セプト信号を返送するプライオリティ回路を備えたこと
を特徴とする。
演算処理装置、入出力処理装置などの各要求装置のリク
エスト制御回路からのリクエスト要求信号と同時に書込
命令識別信号を記憶装置へ転送する。一方、記憶装置内
の主制御回路で前のサイクルのビジー信号および読出動
作識別信号を発生する。ひきつづき、記憶装置内のプラ
イオリティ回路でビジー信号、各書込命令識別信号、読
出動作識別信号および各リクエスト要求信号のプライオ
リティに従って要求装置へアクセプト信号を返送する。
エスト制御回路からのリクエスト要求信号と同時に書込
命令識別信号を記憶装置へ転送する。一方、記憶装置内
の主制御回路で前のサイクルのビジー信号および読出動
作識別信号を発生する。ひきつづき、記憶装置内のプラ
イオリティ回路でビジー信号、各書込命令識別信号、読
出動作識別信号および各リクエスト要求信号のプライオ
リティに従って要求装置へアクセプト信号を返送する。
次に、本発明について第１図および第２図を参照して説
明する。
明する。
要求装置１００または２００が記憶装置３００に対して
リクエスト要求をする場合に、書込命令識別信号１９ま
たは２０がリクエスト要求信号１７または１８とともに
転送される。記憶装置３００のプライオリティ回路１１
でリクエスト要求信号１７または１８および書込命令識
別信号１９または２０を受けると、これらの信号、前の
サイクルのビジー信号３６および前のサイクルの読出動
作識別信号３５に基づきプライオリティ論理がとられ、
要求装置１００または２００ヘアクセブト信号２１また
は２２が返送される。
リクエスト要求をする場合に、書込命令識別信号１９ま
たは２０がリクエスト要求信号１７または１８とともに
転送される。記憶装置３００のプライオリティ回路１１
でリクエスト要求信号１７または１８および書込命令識
別信号１９または２０を受けると、これらの信号、前の
サイクルのビジー信号３６および前のサイクルの読出動
作識別信号３５に基づきプライオリティ論理がとられ、
要求装置１００または２００ヘアクセブト信号２１また
は２２が返送される。
ここで、プライオリティ論理は、ＲＱＩを要求装置１０
０のリクエスト要求信号とし、ＲＱ２を要求装置２００
のリクエスト要求信号とし、ＷＴＬを要求装置１００の
書込−命令識別信号とし、ＷＴ２を要求装置２００の書
込命令識別信号とし、ＭＲＤを記憶語Ｗ３００の読出動
作識別信号とし、ＭＢＳＹを記憶装置３００のビジー信
号とし、ＲＱＩとＲＱ２のプライオリティをＲＱ２＜Ｒ
ＱＩとすると、要求装置１００へのアクセプト信号２１
の返送はＲＱＩ骨（ＭＲＤｓＷＴ ）片ＭＢＳＹの場
合であり、 要求装置２００へのアクセプト信号２２の返送はの場合
である。
０のリクエスト要求信号とし、ＲＱ２を要求装置２００
のリクエスト要求信号とし、ＷＴＬを要求装置１００の
書込−命令識別信号とし、ＷＴ２を要求装置２００の書
込命令識別信号とし、ＭＲＤを記憶語Ｗ３００の読出動
作識別信号とし、ＭＢＳＹを記憶装置３００のビジー信
号とし、ＲＱＩとＲＱ２のプライオリティをＲＱ２＜Ｒ
ＱＩとすると、要求装置１００へのアクセプト信号２１
の返送はＲＱＩ骨（ＭＲＤｓＷＴ ）片ＭＢＳＹの場
合であり、 要求装置２００へのアクセプト信号２２の返送はの場合
である。
例えば、要求装置１００から読出動作要求のリクエスト
要求信号１７が記憶装置３００へ転送されると、ビジー
信号３６が論理値「０」であるので、プライオリティ回
路１１で前述の論理に従う演算が行われ、要求装置１０
０ヘアクセブト信号２１が返送され、また動作開始信号
３４が主制御回路１２へ送られて読出動作が実行される
。読出動作が実行されると、１クロツクサイクル（以下
、ＩＴという。）間ビジー信号３６が「１」になり、ま
た、読出動作識別信号３５がプライオリティ回路１１に
送られる。次に、ビジー信号３６が「０」になると、前
のリクエスト要求信号１７の２Ｔ後に要求装置２００か
らリクエスト要求信号１８が送られる。この動作要求が
読出動作であった場合に、書込命令識別信号２０が「０
」であるので、記憶装置３００はアクセプト信号２２を
要求装置２００へ返送する。この動作要求が書込動作で
あった場合に書込命令識別信号２０が「１」であり、ま
た読出動作識別信号３５が「１」であるので、記憶装置
３００はアクセプト信号２２を要求装置２００へ返送し
ない。従って、再度ＩＴ後に要求装置２００からリクエ
スト要求信号１８が記憶装置３００へ送られ、この時点
では読出動作識別信号３５は「０」であるので、アクセ
プト信号２２を要求装置２００へ返送する。読出動作識
別信号３５と書込命令識別信号２０がｒｌＪであること
は、前のサイクルが読出動作で２Ｔ後の次のサイクルが
書込動作であり、読出データ４０と書込データ２８が競
合していることを意味する。第２図で、破線で示す波形
は書込動作がＩＴ延ばされた場合を示す。
要求信号１７が記憶装置３００へ転送されると、ビジー
信号３６が論理値「０」であるので、プライオリティ回
路１１で前述の論理に従う演算が行われ、要求装置１０
０ヘアクセブト信号２１が返送され、また動作開始信号
３４が主制御回路１２へ送られて読出動作が実行される
。読出動作が実行されると、１クロツクサイクル（以下
、ＩＴという。）間ビジー信号３６が「１」になり、ま
た、読出動作識別信号３５がプライオリティ回路１１に
送られる。次に、ビジー信号３６が「０」になると、前
のリクエスト要求信号１７の２Ｔ後に要求装置２００か
らリクエスト要求信号１８が送られる。この動作要求が
読出動作であった場合に、書込命令識別信号２０が「０
」であるので、記憶装置３００はアクセプト信号２２を
要求装置２００へ返送する。この動作要求が書込動作で
あった場合に書込命令識別信号２０が「１」であり、ま
た読出動作識別信号３５が「１」であるので、記憶装置
３００はアクセプト信号２２を要求装置２００へ返送し
ない。従って、再度ＩＴ後に要求装置２００からリクエ
スト要求信号１８が記憶装置３００へ送られ、この時点
では読出動作識別信号３５は「０」であるので、アクセ
プト信号２２を要求装置２００へ返送する。読出動作識
別信号３５と書込命令識別信号２０がｒｌＪであること
は、前のサイクルが読出動作で２Ｔ後の次のサイクルが
書込動作であり、読出データ４０と書込データ２８が競
合していることを意味する。第２図で、破線で示す波形
は書込動作がＩＴ延ばされた場合を示す。
本発明は、以上説明したように、各要求装置と記憶装置
とが共通バスで接続され、書込データと読出データとが
共通ラインであるシステムで、各要求装置から転送され
てくるリクエスト要求信号と書込命令識別信号と、記憶
装置内で発生した前のサイクルのビジー信号と読出動作
識別信号とのプライオリティ論理を記憶装置内でとり、
アクセプトを返送するか否かの制御をして、読出動作後
の読出動作と書込動作とのサイクルを変更するので、全
体的なシステムのスループットを向上できる効果がある
。
とが共通バスで接続され、書込データと読出データとが
共通ラインであるシステムで、各要求装置から転送され
てくるリクエスト要求信号と書込命令識別信号と、記憶
装置内で発生した前のサイクルのビジー信号と読出動作
識別信号とのプライオリティ論理を記憶装置内でとり、
アクセプトを返送するか否かの制御をして、読出動作後
の読出動作と書込動作とのサイクルを変更するので、全
体的なシステムのスループットを向上できる効果がある
。
第１図は本発明実施例の構成を示すブロック構成図。
第２図は本発明実施例の動作を示すタイミングチャート
。 １．２・・・リクエスト制御回路、３〜８．１６・・・
バスドライバ、９．１Ｏ５１３〜１５・・・バスレシー
バ、１１・・・プライオリティ回路、１２・・・主制御
回路、１７．１８・・・リクエスト要求信号、１９．２
０−書込命令識別信号、２１．２２・・・アクセプト信
号、２３．２４．３１．３７・・・コマンド、ライトマ
スク、２５．２６．３２．３８・・・アドレス、２７．
２８．３９・・・書込データ、２９．３０．４０・・・
読出データ、３３・・・共通データ、３４・・・動作開
始信号、３５・・・読出動作識別信号、３６・・・ビジ
ー信号。
。 １．２・・・リクエスト制御回路、３〜８．１６・・・
バスドライバ、９．１Ｏ５１３〜１５・・・バスレシー
バ、１１・・・プライオリティ回路、１２・・・主制御
回路、１７．１８・・・リクエスト要求信号、１９．２
０−書込命令識別信号、２１．２２・・・アクセプト信
号、２３．２４．３１．３７・・・コマンド、ライトマ
スク、２５．２６．３２．３８・・・アドレス、２７．
２８．３９・・・書込データ、２９．３０．４０・・・
読出データ、３３・・・共通データ、３４・・・動作開
始信号、３５・・・読出動作識別信号、３６・・・ビジ
ー信号。
Claims (1)
- （１）複数の要求装置（１００、２００）と、この要求
装置に共通バスで接続された記憶装置（３００）と、 この記憶装置と上記要求装置との間で書込データおよび
読出データが共通ラインに転送される構成である記憶装
置制御方式において、 上記要求装置は、リクエスト要求信号および書込命令識
別信号を上記記憶装置に転送するリクエスト制御回路（
１、２）を備え、 上記記憶装置は、前のサイクルのビジー信号および読出
動作識別信号を発生する主制御回路（１２）およびビジ
ー信号、書込命令識別信号、読出動作識別信号およびリ
クエスト要求信号のプライオリティに基づき上記要求装
置へアクセプト信号を返送するプライオリティ回路（１
１）を備えたことを特徴とする記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1546987A JPH0762834B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1546987A JPH0762834B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182764A true JPS63182764A (ja) | 1988-07-28 |
| JPH0762834B2 JPH0762834B2 (ja) | 1995-07-05 |
Family
ID=11889657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1546987A Expired - Lifetime JPH0762834B2 (ja) | 1987-01-26 | 1987-01-26 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0762834B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148441A (ja) * | 1990-10-12 | 1992-05-21 | Fujitsu Ltd | 処理装置 |
-
1987
- 1987-01-26 JP JP1546987A patent/JPH0762834B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148441A (ja) * | 1990-10-12 | 1992-05-21 | Fujitsu Ltd | 処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0762834B2 (ja) | 1995-07-05 |
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