JPH04148441A - 処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のアクセスユニットによりインタリーブされてアク
セスされる資源を持つデータ処・環システムのステージ
制御方式に関し、 各アクセスユニットの資源に対する命令実行の待ち時間
を短縮するとともに、エラー受信タイミングを短縮して
命令を速やかに終結させてデータ処理性能を向上させる
ことを目的とし、複数のアクセスユニットによりインタ
リーブされてアクセスされる資源を持つデータ処理シス
テムのステージ制御方式において、アクセスユニットか
現在アクセスするアクセス種別のみにより、各ステージ
に対するステージ制御シーケンスか一意に決まる第１の
ステージ制御回路と、アクセスユニット自身又は他のア
クセスユニットか過去に起動したアクセスのアクセス種
別と、アクセスユニット自身か現在アクセスするアクセ
ス種別とにより、各ステージに対するステージ制御シー
ケンスか決まる第２のステージ制御回路を各アクセスユ
ニットに設けるように構成する。

〔産業上の利用分野〕

本発明は、複数のアクセスユニットによりインタリーブ
されてアクセスされる資源を持つデータ処理システムの
ステージ制御方式、特に、複数のバンクに分割され、複
数のアクセスユニットによりインタリーブされてアクセ
スされるシステムストレージを持つデータ処理システム
に好適なステージ制御方式に関する。

〔従来の技術〕

システムストレージを共通資源とし、これに複数のアク
セスユニットかアクセスしてデータ処理を行うデータ処
理システムにおいては、データ処理装置の性能を向上さ
せる手段として、メモリを複数のバンクに分割し、イン
タリーブでシステムストレージに次々に起動をかける方
式か採用されている。これにより、システムストレージ
に対する待ち時間を少なくし、かつデータ転送能力を向
上させることか可能である。

次に従来のデータ処理システム及びそのステージ制御方
式を、第６図及び第７図を参照して説明する。第６図は
データ処理システムの説明図であり、第７図は従来のデ
ータ処理システムのステージ制御方式の説明図である。

第６図において、４０はシステムの共通資源としてのシ
ステムストレージであり、複数のバンクで構成され、イ
ンタリーブによりアクセスされる。

５０ａ〜５０ｍは複数のアクセスユニットであり、内部
にそれぞれプロセッサ５１ａ〜５１ｍ及びステージ制御
を行うステージ制御回路５２ａ〜５２ｍを備え、システ
ムストレージ４０に対するアクセス及びリード／ライト
命令を実行する。

６０はシステムバスてあり、アドレスバス６１、アクセ
スモードバス６２、データバス６３等で構成される。ア
ドレスバス６１ては、アドレスデータが転送される。ア
クセスモードバス６２では、リード、ライト、リード・
モディファイ・ライト等の各アクセス種別を指示するア
クセスモード信号か転送される。リード・モディファイ
・ライトのアクセスモードては、システムストレージ４
０からリードされたデータの一部をモディファイしたデ
ータを、システムストレージ４０にライトとする処理か
行われる。データバス６３ては、システムストレージ及
び各アクセスユニット間のデータ転送か行われる。

この構成において、各アクセスユニット５０ａ〜５０ｍ
かシステムストレージ４０をアクセスする場合のステー
ジ制御方式は、各アクセスユニットに共通であるので、
以下−つのアクセスユニット（５０ａとする）について
、そのステージ制御方式を第７図を参照して説明する。

アクセスユニット５０ａかシステムストレージ４０に対
してアクセスを開始すると、プロセッサ５１ａの指示に
より、システムクロック５ＣＬＫに同期してステージ制
御回路５２ａは、最初のアドレス送信ステージ５ＳＴＩ
を起動する。アドレス送信ステージ５ＳＴＩては、シス
テムストレージ４０をアクセスするアドレスとり一ド／
ライト等のアクセス種別を指示するアクセスモード信号
が送信され、アドレスバス６１及びアクセスモードバス
６２を介してシステムストレージ４０に転送される。

システムストレージ４０においては、リード処理に最も
時間かかかるのか通常であり、第６図及び第７図の場合
では、システムクロック５ＣＬＫにして２クロック分の
処理時間を必要としている。

そこて、第７図の従来のステージ制御方式においては、
ライトデータに対する転送処理を遅らせて、リードの転
送処理タイミングに合わせるようにしている。すなわち
、アドレス送信ステージＳＳＴＩにおいてアドレスか送
信されてから、３個目のデータ転送ステージ５ＳＴ４に
おいてリード／ライトデータの転送処理が行われる。こ
れにより、リードアクセスモード時は、リードデータか
システムストレージ４０からアクセスユニット５０ａに
転送され、ライトアクセスモード時は、アクセスユニッ
ト５０ａからライドデータかシステムストレージ４０に
転送される。

中間のステージ５ＳＴ２及び５ＳＴ３は待ち時間用のス
テージであって、この２ステージにおいてはアクセスユ
ニット５０ａの処理は行オ）れないが、他のアクセスユ
ニットのステージ処理が行われる。すなわち、システム
ストレージ４０は複数のバンクに分割され、インタリー
ブによりアクセスされるので、各ステージごとに異なる
アクセスユニットによってアクセスすることか可能であ
る。

データ転送ステージ５ＳＴ４におけるデータ転送処理か
終了すると、システムクロック５ＣＬＫに同期して次の
エラー受信ステージ５ＳＴ５か起動される。エラー受信
ステージ５ＳＴ５においては、アクセスに何らかのエラ
ーがあったとき、そのエラー信号か受信される。

エラー信号には、次のような種類がある。

■アドレスバリティエラｍ：アドレスのパリティにエラ
ーがあるときに発生される。

■ライトデータパリティエラー、ライトデータのパリテ
ィにエラーかあるとき発生される。

■ノット・セレクテッド、アドルスに対応するシステム
ストレージか存在せず、アクセス先か無応答のとき発生
される。

■ストレージキー・パリティエラー・システムストレー
ジのアクセス対象領域か参照されたかあるいは変更され
たかを指示するキー記憶にパリティエラーかあるときに
発生される。

■システムストレージ・アンコレクタプルエラー・シス
テムストレージからのリードデータに訂正不能のエラー
（例えば、２ビット以上のエラー）かあるときに発生さ
れる。

以上のように、従来のステージ制御方式においては、各
アクセスユニットは、１個のステージ制御回路を使用し
てステージ５ＳＴＩ〜５ＳＴ５の５ステージの処理を制
御することにより、リード／ライト等の各アクセスモー
ドの命令を実行していた。

〔発明か解決しようとする課題〕

従来のデータ処理システムのステージ制御方式は、前述
のように、各アクセスユニットは、１個のステージ制御
回路を使用してステージ５ＳＴＩ〜５ＳＴ５の５ステー
ジの処理を制御することにより、リード／ライト等の各
アクセスモードの命令を実行していた。このため、各ス
テージ毎の処理内容は各アクセスモードに関係なく一種
類に規定され、例えば、リード時のデータ転送ステージ
処理もライト時のデータ転送ステージ処理も、ともにデ
ータ転送ステージ５ＳＴ４において行われるようになっ
ていた。

このため、ライトデータの場合は、アドレス送信ステー
ジ５ＳＴＩの次のステージ５ＳＴ２のタイミングでライ
トデータの用意かできるにもかかわらず、データ転送ス
テージ５ＳＴ４のタイミングまで待ってライトデータの
送出を行わねばならないことから、ライト命令の終結が
遅くなり、データ処理効率が低下するという問題かあっ
た。

また、エラー受信ステージもステージ５ＳＴ５の１種類
であるため、エラーの種類によっては、エラーを早く検
出したにもかかわらず、エラー信号送出側は、エラー受
信ステージ５ＳＴ５まてエラー信号を保持しなければな
らなかった。例えば、アドレスパリティエラーはアドレ
ス送信ステージ５ＳＴＩの次のステージ５ＳＴ２のタイ
ミングでエラー信号の送出か可能であるにもかかわらず
、エラー受信ステージ５ＳＴ５のタイミングまでエラー
信号を保持しなければならなかった。このため、エラー
信号を保持するための余計なハードウェアか必要になっ
たり、エラー信号によってデータを無効化するための余
計なサイクルか必要になったりするという問題かあった
。

本発明は、ライト命令実行時間を短縮するとともにエラ
ー受信タイミングを短縮して、システムストレージアク
セス命令か従来よりも速やかに終結させてデータ処理性
能を向上させるように改良したデータ処理システムのス
テージ制御方式を提供することを目的とする。

〔課題を解決するための手段〕

前述の課題を解決するために本発明が採用した手段を、
第１図を参照して説明する。第１図は、本発明の基本構
成をブロック図で示したものである。

第１図において、４０はシステムストレージ等の資源で
あり、複数のアクセスユニットとによってインタリープ
でアクセスされる。

５０ａ〜５０ｍは複数のアクセスユニットであり、シス
テムストレージ４０に対する各アクセス種別に対応した
命令を実行する。

６０はシステムバスであり、アドレス等の各種データや
制御信号を転送する。

このデータ処理システムの構成は、第６図で説明したデ
ータ処理システムの構成と共通しているので、第６図に
対応する構成には同じ符号か付されている。

１０は各アクセスユニット５０ａ〜５０ｍに設けられた
第１のステージ制御回路であり、アクセスユニット自身
が現在アクセスするアクセス種別のみにより、−意に決
まるステージ制御シーケンスを一意に決定する。

２０は各アクセスユニット５０ａ〜５０ｍに設けられた
第２のステージ制御回路であり、アクセスユニット自身
、又は他のアクセスユニットか過去に起動したアクセス
のアクセス種別と、アクセスユニット自身が現在アクセ
スするアクセス種別とにより、各ステージに対するステ
ージ制御シーケンスか決定される。

３０はプロセッサであり、システムクロック５ＣＬＫに
同期して第１のステージ制御回路１０及び第２のステー
ジ制御回路２０を制御し、システムストレージ４０に対
するアクセス及びリード／ライト等の各ステージ処理を
実行する。

なお、第１のステージ制御回路ｌＯ１第２のステージ制
御回路２０及びプロセッサ３０は、各アクセスユニット
５０ａ〜５０ｍに設けられ、それらの構成は共通である
ので、特に必要でないかぎり、ａ−ｍ等の添字を付さな
いで説明する。

〔作　用〕

本発明の動作を、アクセスユニット５０ａにおけるステ
ージ制御動作を例にとって説明する。

アクセスユニット５０ａのプロセッサ３０は、資源４０
にアクセスするためにアドレス信号を資源４０に送出す
るとともに、アクセス種別を指示するアクセスモード信
号を送出する。

第１及び第２のステージ制御回路１０及び２０は、この
アクセスモード信号を受けると、そのアクセスモード信
号の指示するアクセス種別に従って、そのステージ制御
動作を開始する。

例えば、資源４０がシステムストレージの場合、アクセ
ス種別（アクセスモード）がリードの場合は、アクセス
ユニット５０ａ自身が現在アクセスするアクセス種別の
みにより、各ステージに対するステージ制御シーケンス
が一意に決まるので、第１のステージ制御回路ＩＯによ
るステージ制御動作か実行される。

このようにすることにより、アクセス種別に関係なく同
一のステージ制御シーケンスに従って各ステージを制御
する従来のステージ制御方式に比へて、制御対象となる
ステージ数を低減させることかでき、全体の命令実行を
速やかに終結することかできる。

これに対して、アクセス種別（アクセスモード）かライ
トの場合は、アクセスユニット５０ａ又は他のアクセス
ユニットか過去に起動したアクセスのアクセス種別と、
アクセスユニット５Ｑａが現在アクセスするアクセス種
別とによって、各ステージに対するステージ制御シーケ
ンスか決まるので、第２のステージ制御回路１０による
ステージ制御動作か実行される。

例えば、アクセスユニット５０ａ又は他のアクセスユニ
ットが過去に起動したアクセスのアクセス種別かリード
であるとすると、システムストレージ４０からデータリ
ードを行うデータ転送ステ−ジ処理のタイミングは、そ
のリードアドレス送出ステージか実行されたタイミング
によって異なるので、一義的に決まらない。もし、この
リードデータ転送ステージ処理とアクセスユニット５゜
ａの現在のライトアクセスによって実行されるライトデ
ータ転送ステージ処理とのタイミングか重なった場合は
、リードデータ転送ステージ処理か一般に優先するので
、アクセスユニット５０ａの実行しようとしているライ
トデータ転送ステージ処理は１ステージたけ後に遅らさ
れる。リードデータ転送ステージ処理とアクセスユニッ
ト５０ａのライトデータ転送ステージ処理とのタイミン
グか重ならない場合は、アクセスユニット５０ａはその
ライトデータ転送ステージ処理を直ちに実行することか
できる。

このように、ライトアクセスの場合は、アクセスユニッ
ト５０ａのステージ制御シーケンスは一意に決まらず、
アクセスユニット５０ａ又は他のアクセスユニットか過
去に起動したリードアクセスの開始タイミングによって
左右される。

しかしながら、アクセスユニット５０ａ又は他のアクセ
スユニットか過去に起動したリードアクセスの開始タイ
ミングによって左右されても、アクセスユニット５０ａ
においては、アクセスユニット５０ａのアクセス種別に
関係なく同一のステージ制御シーケンスに従って各ステ
ージを制御する従来のステージ制御方式に比へて、制御
対象となるステージ数を低減させることかでき、全体の
命令実行を速やかに終結することかできる。

以上説明したように、本発明は、アクセス種別に対応し
て、その処理を行う処理ステージ系及びそのステージ制
御回路を設けるようにしたので、アクセス種別に関係な
く一意にきまる処理シーケンスに従って各ステージの処
理を行う従来方式に比べて、各アクセスユニットの資源
に対する命令実行の待ち時間を短縮することか可能にな
り、これにより、各種のアクセス命令に対し、その命令
を速やかに終結させることかできる。

また、データ転送処理か従来よりも早いステージ段階で
行われるようになるので、エラー信号によってデータを
無効化するための余計なサイクルか一般に不要になり、
前記各特長と相まって、システムのデータ処理効率を向
上させることができる。

〔実施例〕

本発明の一実施例を、第１図乃至第５図を参照して説明
する。第２図は本発明の一実施例の構成の説明図、第３
図は同実施例の処理ステージ遷移の説明図、第４図は同
実施例におけるデータ待ち信号発生回路の説明図、第５
図は同実施例におけるステージ遷移説明図、第５図は同
実施例の各ステージ制御回路におけるアドレス第２ステ
ージ及びライトデータ系ステージの処理タイミング関係
の説明図である。第１図については、既に説明したとお
りである。

以下、資源４０がシステムストレージ（同じ符号４０て
示す）であり、アクセス種別かリードアクセスとライト
アクセスである場合を例に取って、本発明の実施例につ
いて説明する。また、リードアクセスの場合は、リード
アドレスを送出してからシステムクロック５ＣＬＫの３
サイクル後に、すなわち３ステージ後にリートデータの
転送処理か行われるものとする。システムストレージ４
ｏは複数のバンク（例えば４バンク）で構成され、イン
タリーブで各アクセスユニットによってアクセスされる
ことは、既に説明したとおりである。

（Ａ）実施例の構成 第２図において、第１のステージ制御回路１０゜第２の
制飢回路２ｏ及びプロセッサ３ｏについては、第１図で
説明したとおりである。な・お、システムクロック５Ｃ
ＬＫは、アクセス種別ッ）５０ａ〜５０ｍの中の−っか
マスクとなって発生し、他のアクセスユニットに供給さ
れる。

２００はデータライト待ち信号発生回路であり、第２の
ステージ制御回路２ｏ内にあって、そのステージ制御動
作を制御するライト待ち信号を発生する。その構成につ
いては、第３図で説明する。

これら第１のステージ制御回路１０．第２ステ−ジ制御
回路２０及びプロセッサ３０は、第１図で説明したよう
に、各アクセスユニット５０ａ〜５０ｍに共通である。

第２図の第１のステージ制御回路１０において、１１〜
１４はＤ形フリップフロップ（以下、ＤＦＦで示す）で
あり、システムクロック５ＣＬＫに同期して動作し、シ
ステムクロック５ＣＬＫの１スロット期間だけ遅延させ
る。

５ＳＴＯはアクセス開始信号であり、ＤＦＦＩＩに入力
されて、次のステージから自ユニットかアクセスを開始
することを指示する。５ＳＴＩＡ　−３ＳＴ４Ａはステ
ージ信号であり、ＤＦＦＩＩ〜ＤＦＦ　１４によって発
生される。

第２のステージ制御回路２０において、２１〜２４はＡ
ＮＤゲートであり、２５〜２６はＯＲゲートである。２
７〜２９はＤＦＦであり、システムクロック５ＣＬＫに
同期して動作して、システムクロック５ＣＬＫの１スロ
ット期間だけ遅延させる。

ＡＮＤゲート２１にはＷＲＩＴＥ信号と第１のステージ
制御回路１０のＤＦＦ１２が発生するステージ起動信号
５ＳＴ２Ａが入力される。ＡＮＤゲート２２には、ＷＡ
ＩＴＯ信号とＡＮＤゲート２１のＡＮＤ出力か入力され
る。ＡＮＤゲート２３には、ＷＡＩＴＩ信号とＡＮＤゲ
ート２１のＡＮＤ出力が入力される。また、ＡＮＤゲー
ト２３には、ＷＡＩＴ２信号とＡＮＤゲート２１のＡＮ
Ｄ出力が入力され、そのＡＮＤ出力はＤＦＦ２７に入力
される。

ＯＲゲート２５には、ＤＦＦ２７の出力とＡＮＤゲート
２３のＡＮＤ出力か入力され、そのＯＲ出力として後述
するステージ５ＳＴＩＤの動作を開始させるステージ起
動信号を発生し、ＤＦＦ２８に入力する。ＯＲゲート２
６には、ＤＦＦ２８の出力とＡＮＤゲート２２のＡＮＤ
出力か入力され、そのＯＲ出力として後述するステージ
５ＳＴ２Ｄの動作を開始させるステージ起動信号を発生
し、ＤＦＦ２９に入力する。ＤＦＦ２９は、ステージ信
号５ＳＴ２Ｄを発生する。

次に第３図を参照して、第１及び第２のステージ制御回
路１０及び２０によって制御される各ステージの遷移状
態を説明する。Ｓ、ＳＴＡはアドレス系ステージであり
、アドレス第２ステージ５ＳＴ２Ａ　。

アドレス第３ステージ５ＳＴ３Ａ及びアドレス第４ステ
ージ５ＳＴ４Ａで構成される。一方、５ＳＴＤはライト
データ系ステージであり、データ待ち第１ステージ５Ｓ
ＴＸＩＤ、データ待ち第２ステージ５ＳＴＸ２Ｄ、ライ
トデータ第１ステージ５ＳＴＩＤ及びライトデータ第２
ステージ５ＳＴ２Ｄで構成される。

５ＳＴＯは前述のアクセス開始信号であり、このアクセ
ス開始信号５ＳＴＯか発生（オン）することにより、第
１スロツトの前スロットのみオンとなって、次のステー
ジから自ユニットかアクセスを開始することか指示され
る。

５ＳＴＩＡはアドレス第１ステージであり、第１スロツ
トで実行され、自ユニットアクセス、すなわち自ユニッ
ト自身かシステムストレージにアクセスしてリード／ラ
イトを行うためのアドレスを送出するとともに、アクセ
ス種別を指示するアクセスモードを送出する処理が行わ
れる。このアドレス第１ステージ５ＳＴＩＡから後はア
ドレス系とライトデータ系の各ステージに分かれる。ア
ドレス系ステージ５ＳＴＡのアドレス第２ステージ５Ｓ
Ｔ２Ａでは、送出したアドレスデータにエラーか発生し
た場合に、アドレスパリティエラーを受信する処理が行
われる。

アドレス第３ステージ５ＳＴ３Ａては、送出したアドレ
スに対応するシステムストレージが存在しない場合に、
先に説明した［ノットセレクテッド」を受信し、アクセ
スされたアドレス領域の参照ビット及び変更ビットにパ
リティエラーか存在した場合に、先に説明した［ストレ
ージキー・パリティエラーＪを受信する処理が行われる
。

アドレス第４ステージ５ＳＴ４Ａでは、リードアクセス
時は、送出されたアドレスに対応するシステムストレー
ジのリードデータか受信される。この実施例では、前述
のようにアドレスを送出してからり一ドデータの転送に
２ステージ（２サイクル）の待ちを必要とするので、ア
ドレス第１ステージ５ＳＴＩＡでアドレスを送出した場
合は、アドレス第４ステージ５ＳＴ４Ａて、システムス
トレージ４０からのリードデータか受信される。もし、
リードデ−夕に訂正不能のエラーか発生した場合は、先
に説明した「アンコレクタプルエラー」か受信する処理
が行われる。

データ系ステージ５ＳＴＤのデータ待ち第１ステージ５
ＳＴＸＩＤ及びデータ待ち第２ステージ５ＳＴＸ２Ｄで
は、アクセスユニットによる処理はなにも行われず、次
に行われるライトデータ転送処理か待機される。

ライトデータ第１ステージ５ＳＴＩＤでは、送出したア
ドレスに対応するシステムストレージ４０の領域に、実
際にライトデータを送出する処理が行われる。

ライトデータ第２ステージ５ＳＴ２Ｄでは、システムス
トレージ４０に送出するライトデータにエラーか存在し
た場合に、そのエラー信号を受信する処理か行われる。

次に、「データ待ち０」は、データ待ち信号発生回路２
００か発生する待ち信号ＷＡＩＴＯによって生じる状態
であり、アドレス第２ステージ５ＳＴ２Ａのタイミング
でライトデータが送出されることを示す。この場合は、
「アドレス第１ステージ５ＳＴＩＡ→ライトデータ第１
ステージ５ＳＴＩＤ→ライトデータ第２ステージ５ＳＴ
２Ｄ　Ｊのシーケンスで各ステージか遷移する。

「データ待ち１」は、データ待ち信号発生回路２００か
発生する待ち信号ＷＡＩＴＩによって生じる状態であり
、アドレス第２ステージ５ＳＴ２Ａのタイミングではラ
イトデータか送出てきず、データ待ち第１ステージ５Ｓ
ＴＸＩＤてｌサイクルの期間（１スロツト）待った後に
、ライトデータが送出できることを示す。この場合は、
「アドレス第１ステージ５ＳＴＩＡ→データ待ち第１ス
テージ５ＳＴＸＩＤ→ライトデータ第１ステージ５ＳＴ
ＩＤ→ライトデータ第２ステージ５ＳＴ２Ｄ　Ｊのシー
ケンスで各ステージが遷移する。

「データ待ち２」は、データ待ち信号発生回路２００か
発生する待ち信号ＷＡＩＴ２によって生じる状態であり
、アドレス第３ステージ５ＳＴ３Ａのタイミングてもラ
イトデータが送出できず、データ待ち第１ステージ５Ｓ
ＴＸＩＤ及びデータ待ち第２ステージ５ＳＴＸ２Ｄて２
サイクル期間（２スロツト）待った後にライトデータか
送出てきることを示す。この場合は、「アドレス第１ス
テージ５ＳＴＩＡ→データ待ち第２ステージ５ＳＴＸ２
Ｄ→データ待ち第１ステージ５ＳＴＸＩＤ→ライトデー
タ第１ステージ５ＳＴＩＤ−ライトデータ第２ステージ
５ＳＴ２Ｄ　Ｊのシーケンスで各ステージか遷移する。

次に、第４図を参照して、待ち信号ＷＡ［ＴＯ〜待ち信
号ＷＡＩＴ２を発生する待ち信号発生回路２００につい
て説明する。

第４図において、２０１はＤＦＦてあり、システムクロ
ック５ＣＬＫに同期して動作し、システムクロック５Ｃ
ＬＫのｌサイクル期間（１スロツト）たけ遅延して、次
スロットに規定スロットのライトデータを抑止するデー
タか出力されることを示す次転送状態信号ＦＦＮ５を発
生する。２０２もＤＦＦてあり、システムクロック５Ｃ
ＬＫに同期して動作し、システムクロック５ＣＬＫの１
スロツト期間だけ遅延して、現スロットに規定スロット
のライトデータを抑止するデータか出力されることを示
す現転送状態信号ＦＦＣ５を発生する。

２０３〜２０６はＡＮＤゲートであり、２０７及び２０
８はＯＲゲートであり、２０９はインバータである。

ＡＮＤゲート２０３には、ＤＦＦ２０１及び２０２の発
生する次転送状態信号ＦＦＮ５及び現転送状態信号ＦＦ
Ｃ５とともに、自アクセスユニットまたは他アクセスユ
ニットか第１スロツトで送出したアクセスモードかライ
トアクセスを指示するものであったことを示し、その第
２スロツトで発生される信号ＷＴＡＣか入力される。Ｏ
Ｒゲート２０７には、このＡＮＤゲート２０３のアント
出力と自アクセスユニットまたは他アクセスユニットか
第１スロツトで送出したアクセスモードかリードアクセ
スを指示するものであったことを示し、その第２スロツ
トで発生される信号ＲＤＡＣとか入力され、そのＯＲ出
力がＤＦＦ２０１に入力される。

ＡＮＤゲート２０４には、ライトアクセス信号ＷＴＡＣ
とＤＦＦ２０２の発生する現転送状態信号ＦＦＣ５トカ
入力され、そのＡＮＤ出力がＤＦＦ２０２に入力される
。ＯＲゲート２０８には、ＤＦＦ２０１の発生する次転
送状態信号ＦＦＮ５とＡＮＤゲート２０４のＡＮＤ出力
とか入力され、そのＯＲ出力として現転送状態信号ＦＦ
Ｃ５をオンにする条件か成立したことを指示する現転送
条件信号ＣＣ０ＮＤを発生し、ＤＦＦ２０２に入力する
。

ＡＮＤゲート２０５には、ＤＦＦ２０２からの現転送状
態信号ＦＦＣ５とＤＦＦ２０１からの次転送状態信号Ｆ
ＦＮ５とか入力され、そのＡＮＤ出力として、データ待
ち信号ＷＡＩＴ２を発生する。ＡＮＤゲート２０６には
、ＤＦＦ２０２からの現転送状態信号ＦＦＣ５とＤＦＦ
２０１からの次転送状態信号ＦＦＮ５の反転信号とが入
力され、そのＡＮＤ出力として、データ待ち信号ＷＡＩ
ＴＩを発生する。インバータ２０９は、ＤＦＦ２０２か
らの現転送状態信号ＦＦＣ５を反転して、データ待ち信
号ＷＡＩＴＯを発生する。

この構成により、アクセスモートがライトアクセスの場
合は、アクセスユニット５０ａ又は他のアクセスユニッ
トからのリードアクセス信号ＲＤＡＣまたはライトアク
セスモートＷＴＡＣかオンになるタイミングにより、デ
ータ待ち信号ＷＡＩＴＯ、ＷＡＩＴＩ及びＷＡＩＴ２の
いずれかが発生される。

（Ｂ）実施例の動作 第２図〜第４図の実施例の動作を、アクセスユニット５
０ａかシステムストレージ４０をアクセスする場合を例
に取り、アドレス系ステージ５ＳＴＡの処理、ライトデ
ータ系ステージ５ＳＴＤの処理及び両者に共通の処理に
分け、各処理の動作順序に従って説明する。

〈共通動作〉 ■　アクセスユニット５０ａかシステムストレージ４０
にアクセスする場合、プロセッサ３０はアクセス開始信
号５ＳＴＯを発生（オン）して、第１のステージ制御回
路ｌＯのＤＦＦ　Ｉ　Ｉに入力する。この開始信号５Ｓ
ＴＯをオンにすることにより、第１スロツトの前スロッ
トのみかオンになる。

■　ＤＦＦＩＩは、システムクロック５ＣＬＫに同期し
てアクセス開始信号５ＳＴＯを１スロツト遅延してアド
レス第１ステージ信号５ＳＴＩＡを発生させる。

■　プロセッシ３０はこのアドルスステーシ信号５ＳＴ
ＩＡを受け、自アクセスユニット５０ａかシステムスト
レージ等をアクセスするためのアドレスを送出するとと
もに、リード／ライト等を行うアクセス種別を指示する
アクセスモードを送出する処理を行う。

アドレスデータは、アドレスバス６１を経由して、シス
テムストレージ４０に送られる。

方、アクセスモードデータ、すなわち、ライトアクセス
を指示するライトアクセスモード信号又はリードアクセ
スを指示するリードアクセスモード信号は、モードバス
６２を経由してシステムストレージ４０に送られるとと
もに、他のアクセスユニット（５０ｍ等）にも送られる
。

アドレス第１ステージ５ＳＴＩＡ後は、アクセスモード
に対応して、アドレス系ステージ５ＳＴＡ又はデータ系
ステージ５ＳＴＤの処理に分かれるので、以下、アドレ
ス系ステージ５ＳＴＡとデータ系ステージ５ＳＴＤの処
理に分けて説明する。

〈アドレス系ステージ処理〉 アドレス第１ステージ５ＳＴＩＡで送出されるアクセス
モードかリードアクセスモードであるときは、第２のス
テージ制御回路２０は動作せず、第１のステージ制御回
路１０によるアドレス系ステージの処理か行われる。

■　第１のステージ制御回路ｌＯのＤＦＦ　１２は、Ｄ
ＦＦＩＩから入力されたステージ信号５ＳＴＩＡをシス
テムクロック５ＣＬＫに同期してｌスロット遅延し、ア
ドレス第２ステージ信号５ＳＴ２Ａを発生する。

■　プロセッサ３０はこのステージ信号５ＳＴ２Ａを受
け、送出したアドレスデータにエラーか有った場合に、
アドレスパリティエラーを受信する処理か行われる。こ
れにより、第７図で説明した従来方式よりも、３ステー
ジ（３スロツト）分だけ早くアドレスパリティエラーを
受信することかできる。

＠　続いて、第１のステージ制御回路１０のＤＦＦ１３
は、ＤＦＦ１２から入力されたステージ信号５ＳＴ２Ａ
をシステムクロック５ＣＬＫに同期して１スロツト遅延
し、アドレス第３ステージ５ＳＴ３Ａを発生する。

■　プロセッサ３０はこのステージ信号５ＳＴ３Ａを受
け、送出したアドレスに対応するシステムストレージが
存在しない場合に、先に説明した［ノットセレクテッド
」を受信し、アクセスされたアドレス領域の参照ビット
及び変更ビットにパリティエラーか存在した場合に、先
に説明した「ストレージキー・パリティエラー」を受信
する処理が行われる。これにより、第７図で説明した従
来方式よりも、２ステージ（２スロツト）分だけ早く　
［ノットセレクテッド］又は「ストレージキー・パリテ
ィエラー」を受信することができる。

［相］　続いて、第１のステージ制御回路１ｏのＤＦＦ
１４は、ＤＦＦ　１３から入力されたステージ信号５Ｓ
Ｔ３Ａをシステムクロック５ＣＬＫに同期してニスロッ
ト遅延し、アドレス第４ステージ５ＳＴ４Ａを発生する
。

［相］　プロセッサ３０はこのステージ信号５ＳＴ４Ａ
を受け、送出されたアドレスに対応するシステムストレ
ージのリードデータを受信する。もし、リードデータに
訂正不能のエラーが存在した場合は、先に説明した「ア
ンコレクタプルエラー」を受信する処理か行われる。こ
れにより、第７図で説明した従来方式よりも、１ステー
ジ（１スロツト）分だけ早く　「アンコレクタプルエラ
ー」を受信することかできる。

以上のようにして、従来方式よりもリードアクセス命令
を速やかに終結することかてきる。

くライトデータ系ステージ処理〉 前述の（３）で説明したアドレス第１ステージ５ＳＴＩ
Ａにおいて、送出されるアクセスモードかライトアクセ
スモードであるときは、第２のステージ制御回路２０か
動作して、第２のステージ制御回路２０によるライトデ
ータ系ステージ５ＳＴＤの処理か行われる。

なお、ライトデータ系ステージ５ＳＴＤの処理の場合は
、アドレス第１ステージ５ＳＴＩＡで送出されたアドレ
スに対する処理を行うために、前述の第１のステージ制
御回路工０によるアドレス系ステージ５ＳＴＡの処理も
並行して行われる。また、リードデータ処理とライトデ
ータ処理か競合した場合は、リードデータ処理か優先し
て行われ、ライトデータ処理はり一ドデータ処理の次の
スロットまで待たされる。

以下、第２図乃至第５図を参照して、ライトデータ系ス
テージ５ＳＴＤの処理について説明する。第５図は、ア
ドレス系ステージ処理及びライトデータ系ステージ処理
の遷移関係の説明図である。

＠　ライト系ステージ５ＳＴＤの処理の場合は、アドレ
ス第１ステージ５ＳＴＩＡで送出されたアクセスモード
かライトアクセスであることを示し、第２スロツトで発
生する信号１ＶＴＡｃが、第２のステージ制御回路２０
のデータ待ち信号発生回路２００に送出される。

更に、データ待ち信号発生回路２００には、アクセスユ
ニット５０ａ又は他のアクセスユニットが過去に起動し
たリードアクセス信号ＲＤＡｃか送出され、また、アク
セスユニット５Ｑａか現在リードアクセスする場合は、
そのリードアクセス信号ＲＤＡＣも送出される。

■　データ待ち信号発生回路２００は、これらのライト
アクセス信号ＷＴＡＣ及びリードアクセス信号ＲＤＡＣ
を受けると、第４図で説明したように、７り一１？スユ
ニット５０ａ又は他のアクセスユニットからのリードア
クセス信号ＲＤＡＣがオンになるタイミングにより、デ
ータ待ち信号ＷＡＩＴＯ１ＷＡＩＴＩ及びＷＡＩＴ２の
いずれがかシステムクロック５ＣＬＫに同期して発生さ
れる。

■　「データ待ちＯＪ時のライトアクセス処理アドレス
第２ステージ５ＳＴ２Ａの処理か行われる第２スロツト
において自他アクセスユニットによりデータ転送がない
ときは、データ待ち信号発生回路２００はデータ待ち信
号ＷＡＩＴＯを発生する。

データ待ち信号ＷＡｒＴＯか発生されたときは、第５図
に示すように、アドレス第２ステージＳＳＴ２Ａ　　（
第２スロツト）のタイミングでライトデータか送出可能
であるので、プロセッサ３ｏは、第３図の「データ待ち
０」の示す遷移、すなわち、アドレス第１ステージ５Ｓ
ＴＩＡ→ライトデータ第１ステージ５ＳＴＩＤ→ライト
データ第２ステージ５ＳＴ２Ｄのシーケンスで各ステー
ジの処理を実行する。

第２スロツトで行われるライトデータ第１ステージ５Ｓ
ＴＩＤの処理では、送出したアドレスに対応するシステ
ムストレージ４０の領域に、実際にライトデータを送出
する処理か行われる。

第３スロツトで行われるライトデータ第２ステージ５Ｓ
Ｔ２Ｄの処理では、システムストレージ４０に送出する
ライトデータにエラーが存在した場合に、そのエラー信
号を受信する処理か行われる。

以上のようにして、「データ待ち０」の場合は、第６図
で説明した従来方式よりも、２ステージ（２スロツト）
分だけ速やかに、ライトアクセス命令を終結することか
できる。

「データ待ち１」時のライトアクセス処理アドレス第２
ステージ５ＳＴ２Ａの処理か行われる第２スロツトにお
いて自他アクセスユニットによりデータ転送かあるとき
は、データ待ち信号発生回路２００はデータ待ち信号Ｗ
ＡＩＴＩを発生する。

データ待ち信号ＷＡＩＴＩか発生されたときは、アドレ
ス第２ステージ５ＳＴ２Ａ　（第２スロツト）において
過去に起動されたリードデータ処理または過去に待たさ
れたライトデータ処理と現アクセスのライトデータ処理
か競合するので、それらの過去のデータ転送処理が優先
して行われ、ライトデータ処理はそれらの過去のデータ
転送処理か行われる第２スロツトの次のスロットまで待
たされることになる。

したかって、第５図に示すにように、アドレス第３ステ
ージ５ＳＴ３Ａ　　（第３スロツト）のタイミングでラ
イトデータか送出可能となるので、プロセッサ３０は、
第３図の「データ待ちｌ」の示す遷移、すなわち、アド
レス第１ステージ■ ５ＳＴＩＡ→データ待ち第１ステージ５ＳＴＸＩＤ→ラ
イトデータ第１ステージ５ＳＴＩＤ→ライトデータ第２
ステージ５ＳＴ２Ｄのシーケンスで各ステージの処理を
実行する。

第２スロツトのデータ待ち第１ステージ５ＳＴＸＩＤで
はアクセスユニット５０ａの処理はなにも行われず、次
の第３スロツトのライトデータ第１ステージ５ＳＴＩＤ
か起動されるのを待機する。

第３スロツトで行われるライトデータ第１ステージ５Ｓ
ＴＩＤの処理及び第４スロツトで行われるライトデータ
第２ステージ５ＳＴ２Ｄの処理の内容は、前述の「デー
タ待ち０」の場合と同しである。

以上のようにして、「データ待ちＩＪの場合は、第６図
で説明した従来方式よりも、１ステージ（１スロツト）
分だけ速やかに、ライトアクセス命令を終結することか
できる。

■　「データ待ち２Ｊ時のライトアクセス処理アドレス
第２及び第３ステージ５ＳＴ２Ａ及び５ＳＴ３Ａの処理
が行われる第２及び第３スロツトにおいて自他アクセス
ユニットによりデータ転送かあるときは、データ待ち信
号発生回路２００はデータ待ち信号ＷＡＩ７２を発生す
る。

データ待ち信号ＷＡＩＴ２か発生されたときは、アドレ
ス第２第３ステージ５ＳＴ２Ａ及び５ＳＴ３Ａ　（第２
及び第３スロツト）において過去において起動されたリ
ードデータ処理または過去に待たされたライトデータ処
理と現アクセスのライトデータ処理か競合するので、そ
れらの過去のデータ処理か優先して行われ、ライトデー
タ処理はそれらの過去のデータ処理の行われる第３スロ
ツトの次のスロットまで待たされることになる。

したかって、第５図に示すにように、アドレス第４ステ
ージ５ＳＴ４Ａ　　（第４スロツト）のタイミングてラ
イトデータか送出可能となるので、プロセッサ３０は、
第３図の「データ待ち２」の示す遷移、すなわち、アド
レス第１ステージ５ＳＴＩＡ→データ待ち第２ステージ
５ＳＴＸ２Ｄ→データ待ち第１ステージ５ＳＴＸＩＤ→
ライトデータ第」ステージ５ＳＴＩＤ→ライトデータ第
２ステージ５ＳＴ２Ｄのシーケンスに従って、各ステー
ジの処理を実行する。

第２及び第３スロツトのデータ待ち第２及び第１ステー
ジ５ＳＴＸ２Ｄ及び５ＳＴＸＩＤではアクセスユニット
５Ｑａの処理はなにも行われず、次の第４スロツトのラ
イトデータ第１ステージ５ＳＴＩＤか起動されるのを待
機する。第４スロツトで行われるライトデータ第１ステ
ージ５ＳＴＩＤの処理及び第５スロツトで行われるライ
トデータ第２ステージ５ＳＴ２Ｄの処理の内容は、前述
の［データ待ちＯＪの場合と同じである。

「データ待ち２Ｊの場合は第６図で説明した従来方式と
同じ処理終結時間になるが、「データ待ち０」及び「デ
ータ待ちＨの場合を総合すると、従来方式よりもライト
アクセス命令を速やかに終結することかできる。

以上、第３図に示すステージ処理シーケンスに従ってリ
ード及びライトアクセス命令を実行する場合のステージ
制御方式の実施例について説明したが、本発明はこの実
施例に限定されるものではなく、その発明の主旨にした
かった各種の変形か可能である。例えば、データライト
系ステージで、リードモディファイライト処理を行うこ
とかできる。また、処理待ち時間か２スロツト以外の場
合にも本発明は適用することかできることはもちろんで
ある。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効果か得ら
れる。

（１）アクセス種別に対応して、その処理を行う処理ス
テージ系及びそのステージ制御回路を設けるようにした
ので、アクセス種別に関係なく一意にきまる処理シーケ
ンスに従って各ステージの処理を行う従来方式に比へて
、各アクセスユニットの資源に対する命令実行の待ち時
間を短縮することかできる。

（２）前記（１）により、各種のアクセス命令に対し、
その命令を速やかに終結させることかできる。

（３）データ転送処理か従来よりも早いステージ段階で
行われるようになるので、エラー信号によってデータを
無効化するための余計なサイクルか一般に不要になり、
前記（１）及び（２）の各特長と相まって、システムの
データ処理効率を向上させることかできる。

【図面の簡単な説明】

第１図は本発明の基本構成の説明図、 第２図は本発明の一実施例の構成の説明図、第３図は同
実施例の処理ステージ遷移説明図、第４図は同実施例の
データ待ち信号発生回路の説明図、 第５図は同実施例のアドレス系ステージ及びライトデー
タ系ステージの処理タイミング関係の説明図、 第６図はデータ処理システムの構成の説明図、第７図は
従来のデータ処理システムのステージ制御方式の説明図
である。 第１図及び第２図において、 １０・・・第１のステージ制御回路、２ｏ・・・第２の
ステージ制御回路、３ｏ・・プロセッサ、４ｏ・・・資
源又はシステムストレージ、５０ａ〜５０ｍ・・・７ク
セスユニツト、６ｏ・・・システムバス、２ｏｏ・・・
データ待ち信号発生回路。

Claims (2)

【特許請求の範囲】
1. （１）複数のアクセスユニット（５０ａ〜５０ｍ）によ
   りインタリーブされてアクセスされる資源（４０）を持
   つデータ処理システムのステージ制御方式において、 （ａ）アクセスユニットが現在アクセスするアクセス種
   別のみにより、各ステージに対するステージ制御シーケ
   ンスが一意に決まる第１のステージ制御回路（１０）と
   、 （ｂ）アクセスユニット自身又は他のアクセスユニット
   が過去に起動したアクセスのアクセス種別と、アクセス
   ユニット自身が現在アクセスするアクセス種別とにより
   、各ステージに対するステージ制御シーケンスが決まる
   第２のステージ制御回路、 を各アクセスユニット（５０ａ〜５０ｍ）に設けたこと
   を特徴とするデータ処理システムのステージ制御方式。
2. （２）資源（４０）が、複数のバンクに分割され、複数
   のアクセスユニット（５０ａ〜５０ｍ）によりインタリ
   ーブされてアクセスされるシステムストレージであるこ
   とを特徴とする請求項（１）記載のデータ処理システム
   のステージ制御方式。