JPS60138639A

JPS60138639A - 制御記憶の故障検出方式

Info

Publication number: JPS60138639A
Application number: JP58248679A
Authority: JP
Inventors: Noriaki Hashimoto; 橋本　紀明; Tomoatsu Yanagida; 柳田　友厚
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-27
Filing date: 1983-12-27
Publication date: 1985-07-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は電子計算機で使用されている制御記憶の故障検
出方式に係り、特に大型電子計算機で採用されている分
散型制御記憶方式の制御記憶に好適な故障検出方式に関
する。

〔発明の背景〕

制御記憶（以下、Ｃ８と略す）の構成法には、集中型制
御記憶方式と分散型制御記憶方式がある。

第１図は集中型制御記憶方式の構成例のブロック図を示
す。第１図において、１は命令ユニット、７は主記憶装
置、８は演算処理装置である。演算処理装置８は、Ｃ８
部を構成するＣ８論理部２およびＣ８からの読出しデー
タ（マイクロ命令）で制御を受ける論理部３を含む。Ｃ
８論理部２はアドレスレジスタ（Ｃ８ＡＤＲ）３、マイ
クロ命令格納用Ｃ８４、及びＣ８４からの読出しデータ
を保持するＣＳデータレジスタ（Ｃ３ＤＲ）５からなる
。論理部３には、Ｃ３ＤＲ５の出力データがセットされ
ている中継ラッチ６、そのデコーダ７が含まれる。第２
図（ａ）はＣ３ＤＲ５の内容で、一般に制御フィールド
部とブランチアドレス（ＢＡ）フィールド部からなる。

命令ユニット１は、演算処理装置８が命令の実行を行う
のに先立って、主記憶装置７に蓄えられている命令語を
フェッチして必要データを演算処理装置８へ送る働きを
する。この時、命令ユニットｌから演算処理装置８のＣ
８論理部２へは、命令語を実行するためのマイクロ命令
の第１ステツプのアドレスが送られてくる。このアドレ
スがＣ３ＤＲ’３にセットされて、Ｃ８４から第１ステ
ツプのマイクロ命令が読み出されてＣ３ＤＲ５にセット
され、その制御フィールド部が論理部３に与えられる。

同時に、Ｃ３ＤＲ５のＢＡフィールド部がＣ３ＡＤＲ３
に入力され（必要な場合）、第２ステツプのマイクロ命
令がＣ８４から読み出される。同様に、第３ステツプ以
降（必要な場合）のマイクロ命令のアドレスは、１つ前
のステップで読み出したＢＡフィールド部が使用される
。

第１図に示す集中型制御記憶方式の特徴は、装置で使用
するＣ８が１ケ所に集中しているため、Ｃ８の読出しデ
ータ　（マイクロ命令）を、必要とする各論理部に容易
に送れることである。

しかし、大型計算機のＣ８制御方式に第１図の構成を採
用すると、実装上の制約から以下の問題が生じる。即ち
、命令ユニット１から送られてくるアドレスがＯ８８論
理２内のＣ３４の読出しに使用され、Ｃ３ＤＲ５にデー
タがセットされ、各論理部３内の中継ラッチ６に転送さ
れてくるまでの時間がかかりすぎることである。この問
題を解決するのが分散型制御記憶方式である。

第３図は分散型制御記憶方式の構成例のブロック図であ
る。第３図において、１０は第１図で説明した命令ユニ
ット１と同じものである。１１はＣＳ論理部であり、Ｃ
３ＡＤＲＩ　３．Ｃ８］、４゜Ｃ３ＤＲ１５、及び奇偶
検査回路２４よりなる。

１２は第１図の３に相当する論理部であるが、第１図と
異なり、Ｃ８ＡＤＲＩ　６．（、Ｓ　１７．Ｃ３ＤＲ１
８，セレクタ１９、及び奇偶検査回路２５を含んでいる
。２０の中継ラッチ、２１のデコーダは第１図の６，７
と同じである。１２以外の論理部の構成も同様である。

第３図に示す分散ＣＳ制御方式の特徴は、ＣＳ論理蔀１
１で持つ主Ｃ３１４と各論理部側（例えば論理部１２）
で持つ副Ｃ８１７とでＣＳ全体を構成していることであ
る。ここで、Ｃ８論理部１１の主Ｃ８１４は、命令語を
実行するマイクロ命令の第２＋！′イクル目以降のマイ
クロ命令を格納し、論理部１２の副Ｃ８１７は、該論理
部で必要な第１サイクル目のマイクロ命令を格納してい
る。

主Ｃ８１４と副Ｃ３１７の相違は、このマイクロ命令の
第何サイクルに使用するかの他に、メモリの容量及び読
出しデータのデータ幅に差がある。

即ち、主Ｃ３１４はメモリ容量が大きく（例えば、８Ｋ
Ｗ）、データ幅も大きい（例えば、８バイト長）のに対
して、副Ｃ８１７はメモリ容量（例えば２５６Ｗ）、デ
ータ幅（例えば１バイト長）とも主Ｃ３１４に比べて小
さい。第２図（ａ）は主Ｃ３１４のマイクロ命令フォー
マットを示し、同図（ｂ）は副Ｃ５１７のマイクロ命令
フォーマットを示す。

命令ユニット１０からのアドレス情報は、副Ｃ３１７が
搭載される論理部１２のそれぞれへ送られる。この命令
ユニット１ｏから送られてくるアドレス情報は、例えば
命令語のオペレーシゴン・コードであり、線２２を介し
て論理部１２のｃｓＡＤＲ１６にセットされる。Ｃ８Ａ
ＤＲ１６にセットされたアドレスに基づき副Ｃ８１７か
ら第１サイクル目のマイクロ命令が読出され、Ｃ３ＤＲ
１８にセットされる。第２図（ｂ）に示す如く、この第
１サイクル目のマイクロ命令は制御フィールド部のみで
ある。Ｃ３ＤＲＩ　８の該マイクロ命令はセレクタ１９
を介してラッチ２ｏに転送される。

セレクタ１９のセレクト条件は図示されいないが、マイ
クロ命令の第１サイクル目では副Ｃ８１７がらのパスを
、第２サイクル目以降は主Ｃ８１４がらのパスを選ぶよ
うに構成されている。ラッチ２０の内容はデコーダ２１
でデコードされ、マイクロ命令の実行フェーズに移るこ
とになる。

一方、上記命令ユニット１ｏからのアドレス情報は、線
２４を介して主Ｃ８１４が搭載されるＣ８論理部１１に
も送られ、そのＣ８ＡＤＲＩ　３にセットされる。Ｃ８
ＡＤＲ１３にセットされたアドレスに基づき主Ｃ３１４
から第２サイクル目のマイクロ命令が読出され、Ｃ３Ｄ
Ｒ１５にセットされる。第２図（ａ）に示す如く、第２
サイクル目以降のマイクロ命令は制御フィールド部とＢ
Ａフィールド部を有している。Ｃ３ＤＲ１５にセットさ
れたマイクロ命令の制御フィールド部のデータは線２３
を介して論理部１２に与えられる。これがセレクタ１９
で選択されることにより、第２サイクル目のマイクロ命
令が実行される。Ｃ３ＤＲ１５にセッサされたマイクロ
命令のＢＳフィールド部のデータはＣ３ＡＤＲＩ　３に
入力され、以後、主Ｃ３１４のマイクロプログラムによ
り処理が進行する。

第４図に主Ｃ５側のＣ３ＤＲ１５、副ＣＳ側のＣ３ＤＲ
Ｉ　８、ラッチ（Ｃ５ＤＲＥＸ）２０の時間関係を示す
。ここで、Ｃ３ＤＲＩ　５〜Ｃ８Ｄ’ＲＥＸ２０とＣ３
ＤＲ１Ｂ−Ｃ３ＤＲＥＸ２０と（７１時間差は物理的な
実装ディレィを意味している。

第５図は実際に命令語がマイクロ命令レベルでどの様に
実行されていくかを示したものである。

命令（ｂよ）、３サイクル命令（Ｃ１！　Ｃ２１０３）
、１サイクル命令（ｄ、）が連続して実行されていく様
子を示している。

第３図中の奇偶検査回路２４は主Ｃ８１４から読出した
データのパリティチェックを行う回路である。同様に２
奇偶検査回′１Ｐｔ２５は副Ｃ８１７から読出したデー
タのパリティチェックを行う回路である。

さて、Ｃ８を構成するメモリの故障（例えばＲＡＭのα
線によるメモリビットの反転による故障）を早期に発見
する目的で、演算処理装置が実際にＣ５内のデータをア
クセスする前にＣ８のチェックを行うことが必要になっ
てきている。以下、これをＣＳパトロールと云う。

ところで、第３図のような構成の従来の分散Ｃ８制御方
式において副Ｃ８のＣＳパトロールを実現しようとする
と、以下の問題が生じる。

第３図において、副Ｃ８１７のＣＳＳｉ２ロールを行う
には、命令ユニット１０からのアドレス線２２を使って
副Ｃ３１７のデータを読出してチェックしなければなら
ない。この為、命令ユニット１０側で、演算処理装置が
副Ｃ８１７を実際に使用していないということを認識し
て、アドレス線２２」二のアドレス情報を切り替える必
要がある。

あるいは、命令ユニット１０側がＣＳパトロールという
ことで強制的に演算処理装置に割込むことで、副Ｃ３１
７のＲＡＭチェックを行う必要がある。これを実現する
為には、命令ユニット１０側の論理が増える上に、演算
処理装置側と命令ユニットとのインタフェース線の増加
を招く。更には、通常動作とＣＳパトロールの切替え時
間の損失により、通常の演算処理の動作へのオーバーヘ
ッドの増加を招く問題が生じる。

［発明の目的〕本発明の目的は、分散型制御記憶方式におし１て。

命令ユニット側とのインタフェース線の増加を招くこと
なく、しかもＣ８の通常動作へのオー）＜ヘッドを与え
ずに、ＣＳパトロールを実現することにある。

〔発明の概要〕

本発明は、分散ＣＳ型のＣＳ制御方式では、命令を実行
する第１サイクル目のマイクロプログラムを格納してい
る副Ｃ８と第２サイクル目以降のマイクロプログラムを
格納している主Ｃ８とが、同時に使用されることは無い
ことに着目し、主Ｃ８のマイクロ命令を実行している間
、副Ｃ８の読出し及びチェックを行い、一方、副Ｃ８の
マイクロ命令を実行している間、主Ｃ８の読出し及びチ
ェックを行うようにする。

〔発明の実施例〕

第６図は本発明の一実施例で、特に副ＣＳのＣＳパトロ
ールを実現する場合のブロック図である。

第６図において、６１１が第３図のＣＳ論理部１１に、
６１２が論理部１２に該当するが、第３図との違いは、
主Ｃ８側におけるＣ３ｐＲ１５のＢＡフィールド部の一
部がＣＳパトロール用アドレス線６０３を介して副Ｃ３
１７のある論理部６１２に送られていることである。さ
らに、論理部６１２には、パトロール用アドレスレジス
タ６０４、セレクタ６０５、ＣＳパトロール制御回路６
０６などが付加される。６０７，６０９はアンド回路、
６０８はＣＳパトロール用奇偶検査回路、６０９は通常
動作用奇偶検査回路である。

１１１ｃｓ１７のある論理部６１２のＣＳアドレスレジ
スタ１６は８ビツトの幅とする。ＣＳパトロール時の副
Ｃ８のアドレスレジスタとして使用されるパトロール用
アドレスレジスタ６０４も８ビツトの幅とする。主Ｃ８
１４のあるＣ８論理部６１１のＣ３ｌ）Ｒ１５のＢＡフ
ィールド部は１３ビツトから成るものとし、全１３ビツ
トは主Ｃ８１４の次のマイクロ命令を読出すのに使用さ
れるが、副Ｃ３１７へ送られるＢＡフィールド部は、Ｂ
Ａフィールド部の下８ビットであるものとする。

セレクタ６０５は、副Ｃ３１７のアドレスとしてパトロ
ール用アドレスレジスタ６０４を使用するのか、通常動
作で使うＣＳアドレスレジスタ１６を使用するのかの選
択を行うものである。ＣＳパトロール制御回路６０６は
、各命令の終了を検知して演算処理装置が主ＣＳを使用
するのか、副Ｃ８を使用するのかを示す５ＥＬＳ信号及
び５ＥＬＳＤ信号を作成する回路である。即ち、副Ｃ８
１７が通常動作中、５ＥＬＳ信号は′１″となり、主Ｃ
３１４が通常動作中は０″となる。

５ＥＬＳＤ信号は５ＥＬＳ信号の１マシンサイクル・デ
ィレィ信号である。５ＥＬＳ信号の作成条件は後述する
。

副Ｃ８１７が通常動作中（すなわち、５ＥＬＳ＝１）、
セレクタ６０５はＣＳアドレスレジスタ１６を選択し、
副Ｃ８１７から読出されたデータ（第１サイクル目のマ
イクロ命令）はＣ３ＤＲ１８にセットされ、次のサイク
ル（ＳＥＬＳＤ＝１）でセレクタ１９を介してラッチ２
０（第３図参照）へ転送される。さらに、この副Ｃ３１
７から読出されたデータはアンド回路６０７を通り。

奇偶検査回路６０８でチェックされる。そして、該検査
回路６０８でパリティエラーが検出されると、装置は直
ちにマシンチェック処理のステータスに入る。

一方、主Ｃ８１４が通常動作中（すなわち、５ＥＬＳ＝
Ｏ）の場合、主Ｃ８側のＣ３ＤＲＩ　５ヘセツトされる
第２サイクル目以降のマイクロ命令の制御フィールド部
が線２３を介し、セレクタ１９で選択されてラッチ２０
へ転送される。これと並行して、この第２サイクル目以
降の各マイクロ命令におけるＢＡフィールド部の下８ビ
ットが線６０３を介してパトロールアドレスレジスタ６
０４に順次セットされる。５ＥＬＳ＝Ｏであるため、セ
レクタ６０５はパトロールアドレスレジスタ６０４を選
択し、該アドレスレジスタ６０４をＣＳアドレスとして
副Ｃ５１７からデータが順次読出される。この副Ｃ３１
７から読出されたデータはアンド回路６０９を通り、奇
偶検査回路６１０でチェックされる。

上記Ｃ８１４の通常動作中に、副Ｃ８で読出されたデー
タにパリティエラーが検出されても、装置として直ちに
マシンチェック処理のステータスに入る訳ではない（副
Ｃ３は読出したマイクロ命令を実際に使う訳ではないた
め）。即ち、検査回路６１０で検出されたパリティエラ
ー情報は一担保持され、処理装置がウェイト状態になっ
た時点でマシンチェック処理のステータスに入ることに
なる。マシンチェック処理のプロセスでは、エラーの検
出されたアドレスに対する副Ｃ８１７のデータの書きか
えを行う。これにより、インターミツテントなＣ８のメ
モリ障害（例えば、α線によるメモリセルの反転）を救
うことができる。

第６図におけるＣＳパトロール制御回路６０６の具体的
構成を第７図に示す。上述の如く、ＣＳパトロール制御
回路６０６は、副Ｃ８１７の通常動作中の５ＥＬＳを“
１”とし、主Ｃ５１４の通常動作中は該５ＥＬＳを１１
　Ｏｎとするものである。５ＥＬＳのセット条件として
は、以下の３つが考えられる。

（１）処理装置が主Ｃ８のマイクロプログラムを実行し
て最後のステップに到達したとき６（２）処理装置が副
Ｃ８のマイクロプログラムを実行したとき。

（３）システムが最初の命令を実行するとき。

ここで、（１）の状態は、主Ｃ８のマイクロプロダラム
の最後のステップには命令の最後であるというＥＯＰビ
ットが入っており、これが制御フィールド部にアサイン
されることで分かる。同様に、（２）の状態は、副Ｃ８
のマイクロプログラムのステップにも命令の最後である
というＥＯＰビットがあり、これが制御フィールドにア
サインされることで分かる。（３）の状態は、処理装置
内の実行順序制御部から受け取る。

第７図において、１０１，１０２，１０３はそれぞれ上
記（］、）、　（２）、　（３）の状態に対応する５Ｅ
ＬＳセット信号線である。１１０は５ＥＬＳセツトラツ
チ、１．１１と１１２はアンド回路、１１３はオア回路
、１１４と１１５はそれぞれ半サイクルピッチのディレ
ィラッチ、１１６はインバータである。オア回路１１３
の″１°゛出力でラッチ１１０がセットされて、５ＥＬ
Ｓが１１１　′７となり。

それから１サイクル遅れて５ＥＬＳＤが”　１　”とな
る。オア回路１１３が１１０１ｇになると、ラッチ１１
０はリセットする。

いま、処理装置が第８図に示すマイクロ命令のの順序で
実行したとする。第８図中の（ｉ）、（ｉｉ）。

（ｉ’）＋　（ｌｖ）はそれぞれ１つの命令を構成する
マイクロ命令である。このうち、１サイクルで終る命令
は（ｉ　）、　（ｒｉ　）、　（ｉｖ）で、（ｉｉｉ　
）は３サイクル費す。

第９図は、この時の第６図の各部の動作を示すタイムチ
ャートである。第９図中、斜線をほどこした部分がＣＳ
パトロール期間で、Ｓ　Ｅ　Ｌ　Ｓが”　ｏ　”のとき
副ＣＳパトロールを行い、５ＥＬＳが（ｒ　１１１のと
き主ＣＳパトロールを行うことが分かる。なお、主ＣＳ
パトロールの実現手段は後述する。

以上のように、第６図の実施例によれば、主Ｃ３１４の
あるＣＳ論理部６１１と副Ｃ８１７のある論理部６１２
との間に副Ｃ８１７で使用するアドレスのビット幅分の
アドレス線６０３を用意すれば、簡単に副Ｃ８１７のＣ
Ｓパトロールができ、しかもＣＳパトロールとＣ８通常
動作との間の切替え時間が不要となる効率のよいＣＳパ
トロールが実現される。

第１０図は本発明の他の実施例で、第６図と同様に、副
Ｃ８のＣＳパトロールを実現する場合のブロック図であ
る。第１０図と第６図との相違は、第６図において存在
したパトロール用アドレス線６０３が第１０図では存在
しないことである。これは、物理的（実装上の）制約で
主Ｃ８１４のあるＣＳ論理部７１１と副Ｃ８１７のある
論理部７１２との間にインタフェース線をはることがで
きない場合を考えている。この為、第１０図においては
、８ビツトのカウンタ７１１を用意して。

その出力をパトロール用アドレスレジスタ７０４にセッ
トしている。カウンタ７１１とパトロール用アドレスレ
ジスタ７０４、及びＣＳアドレスレジスタ１６のビット
幅は同じである。カウンタ７１１は、マシンサイクルに
同期して、例えば常にカウントアンプしているものであ
る。副Ｃ８１７のアドレスとして、パトロール用アドレ
スレジスタ７０４を使用するか、ＣＳアドレスレジスタ
１６を使用するのかは、ＣＳパトロール制御回路７０６
の制御下でセレクタ７０５で行う。その他の説明は第６
図の説明と重複するので省略する。

第６図及び第１０図は副ｃＳのＣＳパトロールを実現す
る実施例であるが、同様の考え方で主Ｃ８のＣＳパトロ
ールを実施することが可能である。

第１１図は主Ｃ８のＣＳパトロールを実現する本発明の
一実施例のブロック図である。便宜上、第１１図では主
Ｃ８１４のあるｃｓ論理部８０１のみを示す。

主Ｃ３１４が通常動作中、即ち命令語を実行するマイク
ロ命令の第２サイクル目以降を主ｃｓ１４が受持っとき
には、セレクタ８０５はＣＳアドレスレジスタ１３を選
択する。一方、副ｃｓ（図示せず）が通常動作中、即ち
命令語を実行するマイクロ命令の第１サイクルを副ｃｓ
が受持つ間は、主Ｃ３１４は何もしていない状態である
。

この期間を該主Ｃ８１４のＣＳパトロールに使用する為
、主Ｃ８１４をアクセスするのに必要なアドレスのビッ
ト長を持ったパトロール用アドレスレジスタ８０３を用
意する。このパトロール用アドレスレジスタ８０３には
、カウンタ８０２の出力が入力される。カウンタ８０２
は第１０図のカウンタ７１１と同様に、マシンサイクル
に同期して例えば常にカウントアツプしているものであ
る。

主ＣＳ　１４のＣＳパトロールを実行するとき。

ＣＳパトロール制御回路８０４からの信号５ＥＬＳが”
　１　”となり、セレクタ８０５はパトロール用アドレ
スレジスタ８０３を選択する。この選択されたアドレス
によって主Ｃ５１４がアクセスされ、その読出しデータ
はアンド回路８０９を介して奇偶検査回路８１０でチェ
ックされる。なお、アンド回路８０７及び奇偶検査回路
８０８は、ＣＳパトロール制御回路８０４の信号５ＥＬ
Ｓが”　ｏ　”　ノとき、即ち、主Ｃ８１４が通常動作
時に該主Ｃ５１４、の読出しデータをチェックする為の
ものである。

主Ｃ３，１４のＣＳパトロール時、奇偶検査回路８１０
で故障が検出された場合、副ｃｓのＣＳパトロールと同
様に、パリティエラーの情報を一担保持する。その後、
処理装置がウェイト状態になった時点でマシンチェック
処理のステータスに入る。マシンチェック処理のプロセ
スは、副ｃｓの場合と基本的に同じである。

〔発明の効果〕

本発明によれば、主Ｃ３のマイクロ命令を実行している
間、副Ｃ８の読出し及びチェックができるし、一方副Ｃ
８のマイクロ命令を実行している間、主Ｃ８の読出し及
びチェックができるので。

Ｃ８の通常動作へのオーバーヘッドを与えないという効
果がある。又、必要とするハードウェアも少なくて済む
利点がある。

【図面の簡単な説明】

第１図は集中型制御記憶方式の一例を示すブロック図、
第２図はマイクロ命令のフォーマット例を示す図、第３
図は本発明で対象とする分散型制御記憶方式の一例を示
すブロック図、第４図及び第５図は第３図の動作を説明
するタイミング図、第６図は副ＣＳパトロールを実現す
る本発明の一実施例のブロック図、第７図は第６図中の
ＣＳパトロール制御回路の構成例を示す図、第８図はマ
イクロ命令のステップの一例を示す図、第９図は第６図
の総合的動作を説明するタイミング図、第ｉｏ図は副Ｃ
Ｓパトロールを実現する本発明の他の実施例のブロック
図、第１Ｉ図は主ＣＳパトロールを実現する本発明の一
実施例のブロック図である。１３・・・主ＣＳアドレスレジスタ、１４・・・主制御
記憶、１６・・・副ｃｓアドレスレジスタ、１７・・・
副制御記憶、６０４，７０４・・・パトロール用アドレ
スレジスタ、６０６，７０６・・・ＣＳパトロール制御
回路、８０３・・・パトロール用アドレスレジスタ、８
０４・・・ＣＳパトロール制御回路。第１図１（し）　閘ジｆ３図２４図１１　吻３・５図オ６図第１０図

Claims

【特許請求の範囲】

（１）命令語を実行するためのマイクロプログラムを格
納する制御記憶が、第１ステツプのマイクロ命令を格納
する副制御記憶と、第２ステツプ以降のマイクロ命令を
格納する主制御記憶とに分割され、且つ、前記副制御記
憶はそのマイクロ命令を実行する各処理部に分散して実
装され、前記主制御記憶は１ケ所に集中して実装されて
いる情報処理装置において、前記副制御記憶と主制御記
憶のいずれのマイクロ命令のステップを実行中か否かを
検知する手段を設け、一方の制御記録のマイクロ命令の
実行期間中、他方の制御記憶のマイクロ命令を読み出し
て、その正常性のチェックを行うことを特徴とする制御
記憶の故障検出方式。