JPH0277846A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に高信頼性シス
テムの構築を可能にしたマイクロプロセッサに関する。

〔従来の技術〕

高信頼性のマイクロプロセッサシステムを構築するため
の一手段として、データに冗長情報を付加することが知
られている。例えば冗長情報としてパリティビットを用
いたシステムでは、メモリから読以出したデータと同デ
ータに付加されたパリティピット情報とから読み出した
データの有効性をチエツクし、一方、メモリにデータを
書き込むときは書き込むべきデータからパリティビット
情報を作成し同情報をデータと共にメモリに書き込んで
いる。

このような高信頼性システムの従来例を第７図に示す。

マイクロプロセッサ７０１は、実行すべき命令およびオ
ペランドデータ（以下、これらを総じてデータと略記す
る）を記憶しているプログラム／データメモリ７０２と
システムコントロールバス７０４、システムアドレスバ
ス７０５およびシステムデータバス７０６を介して相互
接続されている。同システムにはさらにパリティビット
メモリ７０３およびパリティ制御回路７０８が設けられ
ている。メモリ７０３はコントロールおよびアドレスバ
ス７０４，７０５に接続され、制御回路７０８はコント
ロールおよびデータバス７０４゜７０６に接続されてい
る。メモリ７０３と制御回路７０８とはパイティビット
線７０７で相互接続されている。パリティ制御回路７０
８はマイクロプロセッサ７０１に対しデータ有効指示信
号７０９とレディ信号７１０を通知する。

データ読み出しにおいて、マイクロプロセッサはコント
ロールおよびアドレスバス７０４，７０５を用いてプロ
グラム／データメモリ７０２の所定の番地をアクセスす
る。アクセスされた番地からのデータはデータバス７０
６を介してマイクロプロセッサ７０１に供給されると共
に、パリティ制御回路７０８にも供給される。また、パ
リティビットメモリ７０３からはメモリ７０２から読み
出されたデータに付加されているパリティビットが読み
出され線７０７を介して制御回路７０８に供給する。パ
リティ制御回路７０８は供給されたデータおよび同デー
タに付加されたパリティビットからシンドロームを計算
する。計算の間レディ信号７１０をインアクティブレベ
ルにしてプロセッサ７０１にシンドローム計算実行中で
あることを通知する。計算が終了するとレディ信号をア
クティブレベルにし、メモリ７０２から読み出されたデ
ータが有効であるかどうかを信号７０９によりプロセッ
サ７０１に通知する。

データ書込みでは、プロセッサ７０１はコントロールお
よびアドレスバス７０４，７０５’ｌＪいてメモリ７０
２および７０３の所定番地をアクセスすると共にデータ
バスに書き込むべきデータを転送する。同データはメモ
リ７０２のアクセスされた番地に書き込まれると共にパ
リティ制御回路７０８に供給される。制御回路７０８は
供給されたデータからシンドロームを計算してパリティ
ピット情報を作成し、同情報を線７０７を介してパリテ
ィビットメモリ７０３のアクセスされた番地に書き込む
。シソトロールの計算中であることはレディ信号７１０
によってプロセッサ７０１に通知される。

〔発明が解決しようとする課題〕

かくして、高信頼性システムが構築されるわけであるが
、上述の説明から明らかなように、マイクロプロセッサ
７０１からみたメモリアクセスタイムは、メモリ７０２
が必要とするアクセス時間とパリティ制御回路７０８が
必要とするシンドローム計算時間の和になる。このため
、実質的なメモリアクセスタイムが伸びてしまい、性質
の大幅なダウンを招く。

そこで、パリティ制御回路７０８はマイクロプロセッサ
７０１にオンチップ化することが考えられるが、単にワ
ンチップ化しただけでは、第７図のシステムデータバス
がプロセッサ７０１の内部データバスに置き替えるだけ
で何らの解決策とはなり得ない。しかも、マイクロプロ
セッサは冗長情報を付加した高信頼性システムに適用さ
れる場合もあれば冗長情報を付加しないシステムに適用
さ九る場合もあり、このためパリティ制御回路７０８を
単にオンチップしただけでは後者のシステムへの適用に
おけるパリティビット入力端子に６一 対する処理が必要となり、システム構成の簡素化が阻害
されてしまう。

したがって、本発明の目的は、メモリから読み出したデ
ータが有効であるかどうかをチエツクする冗長情報制御
回路をオンチップ化したマイクロプロセッサであってメ
モリアクセスタイムの増加を防止したマイクロプロセッ
サを提供することにある。

本発明の他の目的は、冗長情報制御回路と同回路を働か
せるかどうかの制御回路とをオンチップ化したマイクロ
プロセッサを提供することにある。

〔課題を解決するための手段〕

本発明によるマイクロプロセッサは、データ端子と、冗
長情報端子と、内部データバスと、入力端が上記データ
端子に接続され第１のタイミング信号に応答して上記デ
ータ端子上のデータをチエツクして出力端に出力する第
１の手段と、入力端が上記第１の手段の出力端に出力端
が上記内部データバスにそれぞれ接続され、上記第１の
タイミング信号よりも遅れて発生される第２のタイミン
グ信号に応答して上記第１の手段からのデータを上記内
部バスに転送する第２の手段と、上記冗長情報端子およ
び上記第１の手段の出力端に接続され上記内部バスに転
送されるデータが有効か否かを判定してその判定結果を
出力する冗長情報制御ユニットとを備えることを特徴と
する。

このように、本発明ではデータ端子に外部から供給され
るデータを内部に取り込むタイミングと取り込んでデー
タを内部データバスに転送するタイミングとがずれてい
るごとに着目し、データ端子上のデータを内部に取り込
む第１の手段の出力を冗長情報制御ユニットに供給して
いる。冗長情報制御ユニットは取り込まれたデータが内
部バスに転送されるまでに同データが有効であるか否か
を判定することができ、この結果、メモリアクセスタイ
ムに上記ユニットによるデータ有効判定時間を含ませな
いようにすることができる。

また、本発明によるマイクロプロセッサは、データ端子
と、冗長情報端子、上記データ端子から取り込んだデー
タを処理する実行部と、上記データ端子および上記冗長
情報端子に接続され冗長情報をもとに上記取込まれたデ
ータが有効かどうかを判定しその判定結果を出力する冗
長情報制御手段と、上記冗長情報制御手段と実行部との
間に設けられ冗長イネーブル信号がアクティブレベルの
ときは上記判定結果を実行部に供給しインアクティブレ
ベルのときは取り込んだデータが有効であることを示す
信号を上記判定結果にかからず実行部に供給する手段と
を備えることを特徴とする。

したがって、本発明によるプロセッサを冗長情報を付加
していないシステムに適用するときは、冗長イネーブル
信号をインアクティブレベルにするだけでよく冗長情報
端子に対する処理は不要となる。

〔実施例〕 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例によるマイクロプロセッサを
用いたシステムブロック図である。本実施例によるマイ
クロプロセッサ１は半導体集積口路として構成され、シ
ステムコントロールバス４、システムアドレスバス５お
よびシステムデータバス６を介して、実行すべき命令お
よび処理すべきオペランドデータ（以下、総じてデータ
と略記する）を記憶しているプログラム／データメモリ
２に相互接続されている。マイクロプロセッサ１はコン
トロールおよびアドレスバス４，５とパリティピット線
７とを介して、冗長情報としてのパリティビットを記憶
するパリティビットメモリ３にさらに相互接続されてい
る。パリティビット線７はプロセッサ１のパリティ端子
５１に接続される。プロセッサ１は、命令を実行しオペ
ランドデータのリード／ライトを行なう命令実行ユニッ
ト１０を有する。ユニット１０は、システムコン）ｏ−
／ｌ／／＜ス４に対して内部コントロールバス７０およ
びコントロールバスバッファ２０を介してシステムコン
トロール信号を出力し、内部アドレスバス８０およびア
ドレスバスバッファ３０を介してシステムアドレスバス
５にアドレス信号ヲ発生する。データバスバッファ４０
および内部データバス９０は双方向性であり、実行ユニ
ット１０とシステムデータバス６とを結合する。データ
バスバッファ４０は°、内部コントロールバス７０を介
して、データのり−ド／ライト実行のための制御信号Ｒ
／Ｗ、ＲＤＬ、ＲＤＯ，ＷＤＬ１およびＷＤＬ２を受け
る。リード／ライト信号Ｒ／Ｗはデータの読み出しモー
ドか書き込みモードかを指定する信号である。リードデ
ータラッチ信号ＲＤＬは、システムデータバス６上のデ
ータをプロセッサ１に取り込むためのタイミング信号で
あり、リードデータ出力信号ＲＤＯは取り込んだデータ
を内部データバスに転送するためのタイミング信号であ
る。第１のライトデータラッチ信号ＷＤＬ１は内部デー
タバス上のデータをデータバスバッファ４０内に取り込
むためのタイミング信号であり、第２ライトデークラツ
チ信号ＷＤＬ２は取り込んだデータをシステムデータバ
ス６に転送するためのタイミング信号である。タイミン
グ信号ＲＤＬによってバッファ４０に取り込まれたり−
ドデータはデータ線４１を介してパリティ制御ユニット
５０に供給される。同ユニット５０は、取り込んだデー
タのシンドロームを計算し、端子５１からのパリティピ
ットでの比較の上で取り込んだデータが有効か否かを示
す信号５２をパリティイネーブル制御回路６０に供給す
る。同回路６０には端子６１から冗長制御イネーブルコ
ントロール信号ＲＦＣも供給されている。冗長制御機能
を付加するときは信号ＲＦＣは“０″に固定され、付加
しないときは１”に固定される。回路６０からの信号６
２が実行ユニット１０に供給される。

タイミング信号ＷＤＬＩによってバッファ４０に取り込
まれたライトデータはデータ線４２を介して制御ユニッ
ト５０に供給する。ユニット５０はライトデータのシン
ドロームを計算してパリティピットを作成し、端子５１
に出力する。

第２図を参照すると、データバスバッファ４０．パリテ
ィ制御ユニット５０およびパリティイネーブル制御回路
６０の詳細が示されている。データバスバッファ４０は
、８本のシステムデータバス６乙 一１及至６−Ｎおよび内部データバス９０−１及至９０
−Ｎに対し、Ｎ個のバッファユニット４〇−１及至４０
−Ｎを有している。各バッファユニットは同じ構成であ
るので、第１のユニット４〇−１についてのみ示してい
る。ラッチ回路４１３はタイミング信号ＷＤＬＩに対応
して内部データバス９０−１上のデータをラッチし、ラ
ッチ回路４１２はタイミング信号ＷＤＬ２に応答してラ
ッチ４１３の出力をラッチする。出力バッファ４１１は
Ｒ／Ｗ信号によって制御され、データライトモードのと
き活性され、データリードモードのとき非活性されてそ
の出力はハイインピーダンスとなる。入力バッファ４１
４はＲ／Ｗ信号によってデータリードモードのとき活性
化されデータライトモードのとき非活性となる。ラッチ
回路４１５はタイミング信号ＲＤＬに応答して入力バッ
ファ４１４の出力したがってシステムデータ乙 バス冴−１上のデータをラッチする。データリード出力
バッファ４１６はタイミング信号ＲＤＯに応答してラッ
チ４１５の出力を内部データバス９〇−１に転送する。

ラッチ４１５の出力はリードデータＲＤＩとして取り出
され、ラッチ４１３の出力はライトデータＷＤ１として
取り出される。

各バッフアユニラ）４０−１及至４０−Ｎからのリード
データＲＤＩ及至ＲＤＮはデータ線４１を介して、ライ
トデータＷＤ１及至ＷＤＮはデータ線４２を介してパリ
ティ制御ユニット５０内のマルチプレクサ５０１に供給
される。マルチプレクサ５０１はリード／ライト信号Ｒ
／Ｗに応答して、リード、モードのときはリードデータ
ＲＤＩ−ＲＤＮを選択し、ライトモードのときはライト
データＷＤ　１−ＷＤＮを選択する。マルチプレクサ５
０１の出力はシソトロール計算ユニット５０２に供給さ
れ、同ユニット５０２は供給されたデータのシンドロー
ムを計算する。計算ユニット５０２の構成は当業者にと
ってよく知られているところであり、また本発明の特徴
が同ユニット５０２の構成にあるのではないので、その
詳細な説明は省略する。計算ユニット５０２の出力５３
は排他的論理否定和ゲー）　（ＥＸ−ＮＯＲゲーデー５
０３の一方の入力に供給され、さらにタイミング信号Ｗ
ＤＬ２に応答してラッチ回路５０４にラッチされる。ラ
ッチ回路５０４の出力はリード／ライト信号Ｒ／Ｗによ
って制御される出力バッファ５０５により、データライ
トモードのときパリティ端子５１に出力される。入力バ
ッファ５０６は信号Ｒ／Ｗによってリードモードのとき
開き端子５１上のパリティピットをラッチ回路５０７に
供給する。

同回路５０７はタイミング信号ＲＤＬに応答してパリテ
ィビットをラッチし、ＥＸ−ＮＯＲゲート５０３の他方
の入力に供給する。ＥＸ−ＮＯＲゲート５０３の出力は
リードデータが有効か否かを示す信号５２として取り出
され、パリティイネーブル制御回路６０に供給される。

同回路６０はＯＲゲート６０１で構成される。前述のと
おり、冗長制御機能を付加するときはイネーブル信号Ｒ
ＥＣは＃０″に固定されるので、ＯＲゲー）６１は信号
５２を信号線６２を介して実行ユニット１０に転送する
。冗長制御機能を付加しないときは、信号ＲＦＣは“１
″に固定され、その結果、ＯＲゲート６１の出力は信号
５２にかかわらず１″に固定される。すなわち、取り込
んだデータはすべて有効なものであることを実行ユニッ
）１０に通知する。したがって、冗長制御機能を付加し
ないシステムにおいてはパリティピット端子５１に対す
る何らの処理も必要なくなる。

次に、信号ＲＥＬが“０″に固定されているとして第１
図長芋第４図を参照して本マイクロプロセッサの動作を
説明する。なお、第３図はデータリード時のタイミング
チャートであり、第４図はデータライト時のタイミング
チャートである。本マイクロプロセッサ１のデータリー
ド／ライトのためバスサイクルはクロック信号φのニク
ロック（ＴＩおよびＴ２ステート）で基本的に構成され
ている。このクロック信号φをもとに二相クロック信号
φ１．φ２が発生され、これらは各タイミング信号の発
生に用いられる。

まず、データリードバスサイクルについて説明する（第
３図）。同バスサイクルの立上りに同期してマイクロプ
ロセッサ１はシステムアドレスバス５にアドレス信号を
出力すると共にシステムコントロールバス４にデータリ
ードコントａ−ル信号を出力し、メモリ２および３の所
定の番地をアクセスする。メモリ２はアクセスされた番
地のデータを読み出しシステムデータバス６に同データ
を転送する。メモリ３はメモリ２から読み出されたデー
タに付加されているパリティビットをパリティビット線
７に転送する。マイクロプロセッサ−内の実行ユニット
１０は、Ｔ２ステートの後半に生じるクロックφ２に同
期してリードデータラッチ信号ＲＤＬを発生する。した
がって、システムデータバスｌ上のメモリ２からのデー
タはデータバスバッファ４０内のラッチ回路４１５に取
り込まれると共にシンドーム計算ユニット５０２に供給
される。パリティピット線７上のパリティビットはラッ
チ回路５０７にラッチされる。信号ＲＤＬが立下がると
ラッチ回路４１５の入力ゲートは閉じリードデータはラ
ッチ４１５内にラッチされる。Ｔ２ステートの終了した
がって次のＴ１ステートの開始によってマイクロプロセ
ッサは次のバスサイクルのためのアドレスをバス５に供
給する。このＴＩステートの後半に生じるクロックφ２
に同期して実行ユニット１０はリードデータ出力信号Ｒ
ＤＯを発生し、その結果、サードデータ出力バッファ４
１６はラッチ４１５からのデータを内部データバス９０
に転送する。一方、シンドローム計算ユニット５０２は
タイミング信号ＲＤＬによってリードデータを受け、同
データのシンドロームを計算する。その計算結果は、Ｅ
Ｘ−ＮＯＲゲート５０３によってラッチ５０７のパリテ
ィビットと比較され、その比較出力５２はＯＲゲート６
０１、信号線６２を介して実行ユニットｌＯに供給され
る。データバスバッファ４０がメモリ２からのデータを
取り込み内部データバス９０に転送するまでにクロック
信号φの１クロック分に相当する時間があり、同時間内
にパリティ制御ユニット５０がリードデータが有効か否
かの判定出力５２を発生できることは明らかである。

したがって、パリティ制御ユニット５０が要するデータ
判定時間はデータリードバスサイクルに何ら現われず同
サイクルが実質的に引き伸ばされることはない。実行ユ
ニット１０は判定出力５２（６２）によって供給された
データが有効か否かを判断し、もし同出力５２が無効デ
ータを指示しているときは前のバスサイクルを再起動す
るか又は処理を中断する。

データライトモード（第４図）においては、実行ユニッ
ト１０はデータライトバスサイクルの前のＴ２ステート
において生じるクロック信号φ２に同期して、書き込む
べきデータを内部データノくス９０に転送し、また第１
ライトデータラツチ信号ＷＤ１を発生する。ラッチ回路
４１３は同信号に応答して内部データバス９０上のデー
タを取り込むと共にシントロール計算ユニット５０２に
転送する。同ユニット５０２はライトデータのシソトロ
ールの計算を開示する。ライトデータバスサイクルのＴ
１ステートの始まりでアドレス信号がシステムアドレス
バス５に転送される。このステートで生じるクロックφ
２に同期して実行ユニット１０は第２ライトデータラツ
チ信号ＷＤＬ２を発生する。同信号に応答してラッチ４
１２はラッチ４１３からのデータを取り込む出力バッフ
ァ４１１を介してシステムデータバス５に転送する。信
号ＷＤＬＩの発生からＷＤＬ２の発生までの時間はクロ
ックφの１クロック分に相当するので、同時間シソトロ
ール計算ユニット５０２のライトデータに対するシンド
ローム計算は終了している。その計算結果５３は、信号
ＷＤＬ２に応答してラッチ５０４に取り込まれ、出力バ
ッファ５０５、端子５１を介してパリティビット線７に
転送される。システムデータバス５上のデータおよび線
７上のパリティビットはメモリ２および３のアクセスさ
れたアドレスにそれぞれ書き込まれる。データライトサ
イクルにおいても、シンドーム計算時間は同サイクルに
現われない。

かくして、本マイクロプロセッサ１はメモリアクセスタ
イムを引き伸ばすことなくオンチップ化されたパリティ
制御ユニットを備えており、しかもパリティビットを付
加しないシステムへの適用も極めて容易となる。

上記実施例ではデータにのみパリティビットを付加した
が、信頼性をさらに高めるためにアドレスにもパリティ
ビットを付加するシステムもある。

このようなシステムに対応できるマイクロプロセッサを
第２の実施例として第５図に示す。なお、第１図と同−
機能部は同一番号で示しその説明を省略する。

本マイクロプロセッサ１システムアドレスノくス５に供
給すべきアドレスにパリティビットを付加するためのア
ドレスパリティビット制御回路１１０をさらに備えてい
る。同回路１１０は、アドレスのシンドロームを計算す
る計算ユニット１１２、その計算結果を第２アドレスラ
ツチ信号に応答してラッチするラッチ回路１１３、およ
びその出力をアドレスパリティビット端子１１１を介し
てノくリティビット線１２０に転送する出カッくツファ
１１４を有する。このバッファ１１４はマイクロプロセ
ッサ１がボルト状態のときに発生される信号ＨＱによっ
てハイインピーダンス状態となる。

アドレスバスバッファ３０は各アドレスビット８０−０
及至８０−Ｍ、５−１及至５−Ｍに対応して同一のバッ
フアユニラ）３０−１及至３０−Ｍを有する。各ユニッ
トは第１アドレスラツチ信号ＡＬＬに応答して内部アド
レスをラッチするラッチ回路３０１、その出力を第２ア
ドレスラツチ信号ＡＬ２に応答してラッチするラッチ回
路３０２および出力バッファ３０３を有する。このバッ
ファ３０３もホルト信号ＨＱによってノ１イインピーダ
ンスとする。

第６図にアドレス出力のタイミングチャートを示すよう
に、前のバスサイクルのＴ２ステートにおいて発生され
るクロックφ１に同期して、実行ユニット１０は内部ア
ドレスバス８０にアドレスを転送すると共に信号ＡＬＬ
を発生する。この信号ＡＬＩによってラッチ３０１は内
部アドレスをラッチすると共にシソトロール計算ユニッ
）１１２にアドレスＡ１及至ＡＭを供給する。Ｔ２ステ
ートの終了したがってＴ１ステートの開始におけるクロ
ックφ１に同期して実行ユニット１０は信号ＡＬ２を発
生する。この結果、ラッチ３０２はラッチ３０１の出力
を取り込みシステムアドレス−２云へ バス５に転送する。信号ＡＬＩの発生から信号ＡＬ２の
発生までの時間はクロックφのｌクロック分に相当する
から、同時間内に計算ユニット１１２はシンドロームの
計算を終了しており、その計算結果１１５は信号ＡＬ２
に応答してラッチ１１３に取り込まれ、端子１１１を介
してビット線１２０に転送される。したがって、計算ユ
ニット１１２の計算時間もアドレス出力時間に現われな
い。

第５図に示したマイクロプロセッサは、データに対する
パリティ制御をイネーブルにするかどうかの信号を外部
から受けるかわりに、実行ユニット１０内にフラグ１１
を有し、同フラグ１１リセツト、リセット信号をパリテ
ィイ永−プル制御信号ＲＦＣとして用いている。熱論、
第１図のように、外部端子から信号ＲＦＣを受けてもよ
い。

また、第１図のプロセッサにおいて第５図のように内部
のフラグを設けて信号ＲＦＣを作成してもよい。

上記実施例では、冗長情報としてパリティピットを用い
たが他の冗長制御方式を用いることもできる。さらに、
二種類以上の冗長制御方式を設け、構築すべきシステム
に応じて各方式を切り換えて用いるようにすることもで
きる。

〔発明の効果〕

以上のとおり、本発明によれば、メモリアクセス時間を
実質的に引き伸ばすことなくオンチップ化された冗長制
御回路を備えたマイクロプロセッサが提供でき、さらに
は冗長制御機能を付加しないシステムへの適用が全体の
ハードウェア構成を増加することなく容易としたマイク
ロプロセッサが提供される。

【図面の簡単な説明】

第１図は本発明の一実施例によるマイクロプロセッサを
用いたシステムブロック図、第２図は第１図に示したデ
ータバスバッファ、パリティ制御ユニットおよびパリテ
ィイネーブル制御回路を詳細に示すブロック図、第３図
はデータリードモードのタイミング図、第４図はデータ
ライトモードのタイミング図、第５図は本発明の他の実
施例のブロック図、第６図はアドレス出力のタイミング
図、第７図は従来プロセッサを用いたシステムブロック
図である。 代理人　弁理士　　内　原　　　晋

Claims (2)

【特許請求の範囲】
1. （１）データ端子と、冗長情報端子と、内部データバス
   と、入力端が前記データ端子に接続され、第１のタイミ
   ング信号に応答して前記データ端子上のデータを取り込
   んで出力端に出力する第１の手段と、入力端が前記第１
   の手段の出力端に、出力端が前記内部データバスにそれ
   ぞれ接続され、前記第１のタイミング信号よりも遅れて
   発生される第２のタイミング信号に応答して前記第１の
   手段からのデータを前記内部データバスに転送する第２
   の手段と、前記冗長情報端子および前記第１の手段の出
   力端に接続され、前記冗長情報端子からの冗長情報に応
   答して前記データが有効かどうかを判定しその判定出力
   を発生する冗長情報制御手段とを備えることを特徴とす
   るマイクロプロセッサ。
2. （２）データ端子と、冗長情報端子と、前記データ端子
   から取り込んだデータを処理する実行手段と、前記冗長
   情報端子からの冗長情報に応答して上記データが有効か
   どうかを判定し、その判定信号を発生する冗長情報制御
   手段と、前記冗長情報制御手段と実行手段との間に設け
   られ、冗長イネーブル信号がアクティブレベルのときは
   前記判定信号を前記実行手段に転送し、前記冗長イネー
   ブル信号がインアクティブレベルのときは前記データが
   有効であることを示す信号を前記判定信号にかかわらず
   前記実行手段に供給する手段とを備えることを特徴とす
   るマイクロプロセッサ。