JPS59161740A - パリテイエラ−検出方式 - Google Patents
パリテイエラ−検出方式Info
- Publication number
- JPS59161740A JPS59161740A JP58032142A JP3214283A JPS59161740A JP S59161740 A JPS59161740 A JP S59161740A JP 58032142 A JP58032142 A JP 58032142A JP 3214283 A JP3214283 A JP 3214283A JP S59161740 A JPS59161740 A JP S59161740A
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- JP
- Japan
- Prior art keywords
- signal
- parity error
- inputted
- terminal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はマイクロプロセッサ（以下ＭＰＵと称ず）が読
みとったデータのパリティエラーを検出するパリティエ
ラー検出方式に係り、真のパリティエラーを検出出来る
パリティエラー検出方式（こ関する。
みとったデータのパリティエラーを検出するパリティエ
ラー検出方式に係り、真のパリティエラーを検出出来る
パリティエラー検出方式（こ関する。
（ｂ） 従来技術と問題点
第１図は従来例のＭＰＵが読み取ったデータのパリティ
エラー（ＰＥ）を検出するパリティエラー検出回路のブ
ロック図、第２図は第１図の谷部の波形のタイムチャー
１・で（Ａ）はＭＰＵクロック、（Ｂ）はテーク、（Ｃ
）は読み取り信号、（２）は応答信号（Ｓ Ｖ ｉ ）
、（Ｅ）は検出４ｇ都及びレディ信号を示す。
エラー（ＰＥ）を検出するパリティエラー検出回路のブ
ロック図、第２図は第１図の谷部の波形のタイムチャー
１・で（Ａ）はＭＰＵクロック、（Ｂ）はテーク、（Ｃ
）は読み取り信号、（２）は応答信号（Ｓ Ｖ ｉ ）
、（Ｅ）は検出４ｇ都及びレディ信号を示す。
図中１はＭ Ｐ Ｕ、２はパリティエラー検出器、３は
立上りエツジ検出のＤタイプフリップフロップ（以下Ｄ
ＦＦと称す）、４はスキー−をとる遅延回路、５はデー
タバスを示す。
立上りエツジ検出のＤタイプフリップフロップ（以下Ｄ
ＦＦと称す）、４はスキー−をとる遅延回路、５はデー
タバスを示す。
ＭＰＵＩがメモリ又は入出力装置等よシテークを読み取
る時は第２図（６月こ示す読与取り信号を送る。そうす
るとメモリ又は入出力装置等は第２図（Ｂ）Ｉｃ示す時
間テークバス５ζこデータを送出した状態にすると同時
（こ、データを送出した状態にしたとの第２図ＣＤ）ｌ
こ示す応答信号をＭＰＵ１向けに送る。ＭＰＵＩはｌチ
ップで出来ており外部よりデータに読みとるタイミング
は判らないため、テークを確笑に読み取れるよう遅延回
路４にて、応答信号管あらかじめ定めである時間遅らし
て（スキー−を補償して）第２図（Ｅ）に示す波形の立
上り点で検出信号及びレジイ信号をＭＰＵ１及びＤＦＦ
３のＣ端子に送り、この立上り点で、ＤＦＦ３は、デー
タ送゛出秋Ｗｉこある間パリティエラーを検出しパリテ
ィエラーの有無を出力しているパリティエラー検出器２
の出力信号を読みとり、ＤＦＦ３の出力Ｑよりパリティ
エラーの有無の検出結果を出力する。又−ｊ５ＭＰＵ１
はレディ信号の立上り点で読み増ってよいことが判るの
で次のＭＰＵタロツクの立下り点でデータバース５を介
してデータｆｆ：読み取るようにしている。読み取りが
終われば、第２図（Ｃ）ｉこ示す如く読み取り信号を解
除する。これによ、！ｌ］第２図（Ｂ）ｌこ示す如くメ
モリ又は入出力装置等はデータの送出状襲をやめ、又第
２図（Ｄ）ζこ示す如く応答信号の送出音やめる。
る時は第２図（６月こ示す読与取り信号を送る。そうす
るとメモリ又は入出力装置等は第２図（Ｂ）Ｉｃ示す時
間テークバス５ζこデータを送出した状態にすると同時
（こ、データを送出した状態にしたとの第２図ＣＤ）ｌ
こ示す応答信号をＭＰＵ１向けに送る。ＭＰＵＩはｌチ
ップで出来ており外部よりデータに読みとるタイミング
は判らないため、テークを確笑に読み取れるよう遅延回
路４にて、応答信号管あらかじめ定めである時間遅らし
て（スキー−を補償して）第２図（Ｅ）に示す波形の立
上り点で検出信号及びレジイ信号をＭＰＵ１及びＤＦＦ
３のＣ端子に送り、この立上り点で、ＤＦＦ３は、デー
タ送゛出秋Ｗｉこある間パリティエラーを検出しパリテ
ィエラーの有無を出力しているパリティエラー検出器２
の出力信号を読みとり、ＤＦＦ３の出力Ｑよりパリティ
エラーの有無の検出結果を出力する。又−ｊ５ＭＰＵ１
はレディ信号の立上り点で読み増ってよいことが判るの
で次のＭＰＵタロツクの立下り点でデータバース５を介
してデータｆｆ：読み取るようにしている。読み取りが
終われば、第２図（Ｃ）ｉこ示す如く読み取り信号を解
除する。これによ、！ｌ］第２図（Ｂ）ｌこ示す如くメ
モリ又は入出力装置等はデータの送出状襲をやめ、又第
２図（Ｄ）ζこ示す如く応答信号の送出音やめる。
これにより第２図（Ｅ）に示す如く検出信号及びレディ
信号はムくなる。
信号はムくなる。
しかしこのような読み取ったデータのパリティエラーの
検出方法では、パリティエラー検出器２のパリティエラ
ー検出結果の出力を読み取る時間と、ＭＰＵＩがデータ
全貌み取る時間とは差が有り、例えばＭＰＵＩがデータ
を読み摩った時雑音等の原因でパリティエラーの有るデ
ータを読み取っても一パリティエラーは無かったものと
なることがある欠点がある。
検出方法では、パリティエラー検出器２のパリティエラ
ー検出結果の出力を読み取る時間と、ＭＰＵＩがデータ
全貌み取る時間とは差が有り、例えばＭＰＵＩがデータ
を読み摩った時雑音等の原因でパリティエラーの有るデ
ータを読み取っても一パリティエラーは無かったものと
なることがある欠点がある。
（ｃ） 発明の目的
本発明の目的は上記の欠点Ｉｃ鑑み、パリティエラー検
出器のパリティエラー検出結果の読み取ρ時間とＭＰＵ
がデータを読み取る時間を合致させ真のハｌ）ティエラ
ーを検出出来るパリティエラー検出方式の提供にある。
出器のパリティエラー検出結果の読み取ρ時間とＭＰＵ
がデータを読み取る時間を合致させ真のハｌ）ティエラ
ーを検出出来るパリティエラー検出方式の提供にある。
（ｄ） 発明の構成
本発明は上記の目的全達成するために、ＭＰＵのデータ
を読取る時間を定める手段及びパリティエラーを検出す
る時間を上記読み取９時間に合す手段を設けたことを特
徴とするパリティエラー検出方式である。
を読取る時間を定める手段及びパリティエラーを検出す
る時間を上記読み取９時間に合す手段を設けたことを特
徴とするパリティエラー検出方式である。
（ｅ）発明の実施例
以下本発明の１実施例ｔこつき図（こ従って説明する。
第３図は本発明の実施例のＭＰＵの読取ったデータのパ
リティエラーを検出するパリティエラー検出回路のブロ
ツク図、第４図は第３図の各部の波形のタイムチャート
で（Ａ）はＭＰＵクロック、（Ｂ）はデータ、（Ｃ）は
読み取シ信号、（Ｄ）は応答１ｇ号、（Ｅ）はレディ信
号、（Ｆ）は検出イば号を示す。
リティエラーを検出するパリティエラー検出回路のブロ
ツク図、第４図は第３図の各部の波形のタイムチャート
で（Ａ）はＭＰＵクロック、（Ｂ）はデータ、（Ｃ）は
読み取シ信号、（Ｄ）は応答１ｇ号、（Ｅ）はレディ信
号、（Ｆ）は検出イば号を示す。
第３図中第１図と同一機能のものは同一記号で示す。６
〜８はＤＦＦ、９，１０はインバータを示す。
〜８はＤＦＦ、９，１０はインバータを示す。
第３図で第１図と異なる点は応答信号を受けてレディ信
号及び検出１ｇ号を発するタイミングが異なる点でろρ
、以下この点ζこついて説明する。
号及び検出１ｇ号を発するタイミングが異なる点でろρ
、以下この点ζこついて説明する。
第４図（Ｄ月こ示ず応答信号はインパーク９１こよｐ反
転されＤＦＦＳζこ入力し、第４図（Ａ）（こ示ずＭＰ
Ｕクロックをインバータ１０１こて反転したＤＦＦ９の
端子Ｃに入力するＭＰＵクロックの立上り点でたたかれ
、ＤＦＦ８の出力Ｑより第４図（Ｅ ）に示す信号を発
し、この信号をレディ信号としてＭＰＵ１ｉこ入力する
。ＭＰＵ １はこのレディ信号の立上９点の次のＭＰＵ
クロックの立下り点ζこてデータを読み取る。又一方こ
のレディ信号はＤＦＦ７＋こ入力し、次のインバーター
０１こて反転したＤＦＦ７の端子Ｃに入力するＭＰＵク
ロ尺 ツクの立上９点でｊたかれ、たたかれた時立上る第４図
（Ｆ）＋こ示す如き信号全出力Ｑより出力しＤＦＦ６の
端子Ｃに入力し、ＤＦＦ６の端子ＤＩこ入力して・いる
バＩＪティエラー検出器２のパリティエラーの有無の信
号を、この立上り点にてたたきパリティエラーの有無の
信号をＤＦＦ６の出力Ｑより出力する。
転されＤＦＦＳζこ入力し、第４図（Ａ）（こ示ずＭＰ
Ｕクロックをインバータ１０１こて反転したＤＦＦ９の
端子Ｃに入力するＭＰＵクロックの立上り点でたたかれ
、ＤＦＦ８の出力Ｑより第４図（Ｅ ）に示す信号を発
し、この信号をレディ信号としてＭＰＵ１ｉこ入力する
。ＭＰＵ １はこのレディ信号の立上９点の次のＭＰＵ
クロックの立下り点ζこてデータを読み取る。又一方こ
のレディ信号はＤＦＦ７＋こ入力し、次のインバーター
０１こて反転したＤＦＦ７の端子Ｃに入力するＭＰＵク
ロ尺 ツクの立上９点でｊたかれ、たたかれた時立上る第４図
（Ｆ）＋こ示す如き信号全出力Ｑより出力しＤＦＦ６の
端子Ｃに入力し、ＤＦＦ６の端子ＤＩこ入力して・いる
バＩＪティエラー検出器２のパリティエラーの有無の信
号を、この立上り点にてたたきパリティエラーの有無の
信号をＤＦＦ６の出力Ｑより出力する。
このように第３図の回路では、レディ信号の立上り点の
次のＭＰＵクロックの立下り点番こて、ＭＰＵＩはデー
タ全貌み取り、又この時のパリティエラー検出器２が検
出したパリティエラーの有無の信号を取出すので、読み
取ったデータの真のパリティエラーを検出することが出
来る。
次のＭＰＵクロックの立下り点番こて、ＭＰＵＩはデー
タ全貌み取り、又この時のパリティエラー検出器２が検
出したパリティエラーの有無の信号を取出すので、読み
取ったデータの真のパリティエラーを検出することが出
来る。
（ｆン 発明の効果
９上詳細に説明せる如く本発明によれば、ＭＰＵがデー
タを読み取る時間とパリティエラーを検出する時間が同
じであるので読み取ったテークの真のパリティエラーを
検出出来る効果がある。
タを読み取る時間とパリティエラーを検出する時間が同
じであるので読み取ったテークの真のパリティエラーを
検出出来る効果がある。
第１図は従来例のマイクロプロセッサが読み取ったテー
クのパリティエラーを検出するパリティエラー検出回路
のブロック図、第２図は第１図の谷部の波形のタイムチ
ャート、第３図は本発明の実施例のマイクロプロセッサ
が読み取ったテークのパリティエラー全検出するパリテ
ィエラー検出回路のブロック図、第４図は第３図の谷部
の波形のクイムチヤードである。 図中１はマイクロプロセッサ、２はパリティエラー検出
器、３，６，７．、’８は立上シエノジ検出のＤタイプ
フリップフロップ、４は遅延回路、５はデータバス、９
，１０はインパークを示す。 番２日 （ハンｎｆｒ− ：１８子
クのパリティエラーを検出するパリティエラー検出回路
のブロック図、第２図は第１図の谷部の波形のタイムチ
ャート、第３図は本発明の実施例のマイクロプロセッサ
が読み取ったテークのパリティエラー全検出するパリテ
ィエラー検出回路のブロック図、第４図は第３図の谷部
の波形のクイムチヤードである。 図中１はマイクロプロセッサ、２はパリティエラー検出
器、３，６，７．、’８は立上シエノジ検出のＤタイプ
フリップフロップ、４は遅延回路、５はデータバス、９
，１０はインパークを示す。 番２日 （ハンｎｆｒ− ：１８子
Claims (1)
- マイクロプロセンサが読み取ったデータのパリティエラ
ー全検出するパリティエラー検出方式（こおいて、デー
タ″ｆｃ読み取る時間を定める手段及びパリティエラー
全検出する時間を上記読み取υ時間ζこ合ず手段を設け
たことを特徴とするパリティエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032142A JPS59161740A (ja) | 1983-02-28 | 1983-02-28 | パリテイエラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032142A JPS59161740A (ja) | 1983-02-28 | 1983-02-28 | パリテイエラ−検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161740A true JPS59161740A (ja) | 1984-09-12 |
Family
ID=12350641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032142A Pending JPS59161740A (ja) | 1983-02-28 | 1983-02-28 | パリテイエラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
| US6211784B1 (en) | 1996-03-18 | 2001-04-03 | Keyence Corporation | Object detector and object detector system |
-
1983
- 1983-02-28 JP JP58032142A patent/JPS59161740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277846A (ja) * | 1988-06-24 | 1990-03-16 | Nec Corp | マイクロプロセッサ |
| US6211784B1 (en) | 1996-03-18 | 2001-04-03 | Keyence Corporation | Object detector and object detector system |
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