JPH0119670B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル同期信号を誤りなく検出し
うる装置に関するものである。

一般に、デジタル信号は第１図に示すような信
号系列で、フレーム毎に同期信号が配列される。
図において、Ｓはデジタル同期信号（以下「同期
パターン」という。）、Ｄはデータ信号、Ｔは１フ
レーム期間を示す。かかるデジタル信号から同期
パターンＳを検出するのに、初期化回路なるもの
が使用される。例えば同期パターンＳが20ビツト
より成る場合、記憶された正規の同期パターンと
デジタル信号とを順次比較し、第２図に示すよう
に３フレーム分の３個の同期パターン60ビツトが
同時に正規の同期パターンに合致したとき同期パ
ルスを発生する回路を初期化回路という。この初
期化回路は、次のようにして実現する。例えばデ
ータ信号が50ビツトより成るとすれば、１フレー
ムは20＋50＝70ビツトとなり、３フレームに亘る
同期パターンを検出するには20×３＋50×２＝
160ビツトを要するから、160段のシフトレジスタ
を用意し３か所の同期パターンＳ部分60ビツトを
ロジツク・アレイ（ビツト比較回路）に結線し、
ロジツク・アレイに予め設定された標準の同期パ
ターンと一致するかどうかを検出し、一致すれば
同期パルスを発生させる。こうして初期化回路に
より同期パルスが発生している状態では、20ビツ
トの同期パターンＳのあとに50ビツトのデータ信
号Ｄが現われ、その後再び20ビツトの同期パター
ンＳが現われることが予想される。しかし、この
同期パターンＳが予想される位置に現われなかつ
たり、又は同期パターンＳに誤りを生じたりする
と、同期パルスは発生されなくなる。

本発明は、上記第１の同期パルスの外に第２、
第３の同期パルスを発生する手段を設けることに
より、かかる初期化回路の欠点を除去しようとす
るものである。以下、本発明の特徴を図面を用い
て具体的に説明する。

第３図は本発明の実施例を示すブロツク図、第
４図はその動作を示す波形図である。第３図にお
ける，，……，は、第４図における波形
ａ，ｂ，……，ｎが現われる個所を示す。第３図
において、１は信号入力端子で、ここに第１図に
示したデジタル信号が入力される。ただし、第４
図ａは、厳密にはデジタル信号の波形ではなく同
期パターンの位置ないしタイミングを示す。２
は、主クロツク発振器で入力信号の各ビツトに対
応するクロツク・パルスを発生する。Ａは前述し
た初期化回路で、その中に第２図に例示したビツ
ト数160に対応する160段のシフトレジスタ３とビ
ツト比較回路４とがある。ビツト比較回路４は、
３か所の同期パターンを20ビツトずつ同時に標準
同期パターンと比較し、一致していれば第１の同
期パルス（第４図ｂ）を発生する。５は信号出力
端子で、入力端子１からのデジタル信号がそのま
まこの端子５から出力される。

Ｂは、本発明に用いる補正回路すなわち第２の
同期パルスを発生する手段である。その中には、
相関器６や70進カウンタ７などがある。デジタル
相関器６は、例えば20ビツト中16ビツト以上一致
すると一定パルス幅のパルス（第４図ｅ）を出力
するもので、このビツト数16をハミング距離（又
はデジタル相関値）という。このデジタル相関値
をデジタル相関器６に設定しておく。デジタル相
関値を16に設定すると、デジタル相関値15以下で
は、デジタル相関器６は出力パルスを発生しな
い。カウンタ７は、１フレーム分のビツト数70を
計数し70をカウントする毎にパルスを出し同期パ
ルスでリセツトされるもので、同期パターンＳの
終了後からカウントを始め70ビツトをカウントし
終わると出力パルス（第４図ｃ）を発生する。８
は、クロツク・パルスにより入力パルスを１ビツ
ト分遅らせるラツチ回路でckはそのクロツク端
子を示す。よつて、カウンタ７の出力パルスはラ
ツチ回路８により１ビツトだけ遅れたパルス（第
４図ｄ）となる。デジタル相関器６の出力パルス
（第４図ｅ）はこのパルス（第４図ｄ）をカバー
するパルス幅を持つので、正常状態ではアンド回
路９は出力パルス（第４図ｆ）を生じる。

この出力パルス（第４図ｆ）は、ビツト比較回
路４の生じる第１の同期パルス（第４図ｂ）と共
にオア回路１０に入力されるので、同期パターン
Ｓがビツト比較回路４の標準同期パターンと一致
しなくても、例えば同期パターンＳの20ビツト中
16ビツト以上が一致しさえすれば、つまり同期パ
ターンＳに多少の誤りを生じても、オア回路１０
は出力パルス（第４図ｇ）を発生する。この出力
パルス（第４図ｇ）は、後述のように同期パルス
の外にリセツト・パルスとして使用される。しか
し、同期パターンＳが標準同期パターンと著しく
異なつたときには、同期パルスは発生されないこ
とになる。したがつて、上述の補正回路Ｂだけで
は、一度でも同期パターンＳが標準同期パターン
と著しく異なるか又は欠落したりすると同期パル
スが出力されず、この場合のデータが保護されな
い虞れがある。

Ｃは、このために設ける補助同期パルス発生回
路すなわち第３の同期パルス発生手段である。た
だし、補助同期パルス発生回路Ｃは、従来のもの
と同じ構成であつて、補正回路Ｂで同期パルスが
得られなかつた時に補助の（第３の）同期パルス
を発生するものである。１１はカウンタ７と同様
に１フレームすなわち70ビツトを計数し、70をカ
ウントする毎にカウンタ７と同じ位置に出力パル
ス（第４図ｈ）を発生する70進カウンタである。
１３は、８と同様のラツチ回路で、カウンタ１１
の出力パルスを１ビツトだけ遅らせる（第４図
ｊ）。このラツチ回路１３の出力パルスは、アン
ド回路１５及びカウンタ１２に印加される。カウ
ンタ１２は、ラツチ回路１３の出力パルス（第４
図ｊ）を受け、その立上がりと同時に立上り、後
続する一定数（例えば４）番目のパルスの立上が
りと同時に立下がり、その次（例えば５番目）の
パルスの立上がりで再び立上がるパルス（第４図
ｋ）を発生するカウンタである。ただし、正常状
態では、カウンタ１２は、オア回路１０の出力パ
ルス（第４図ｇ）によつてリセツトされ続けるの
で、高レベルの出力を発生しない。１４は、カウ
ンタ１２の出力パルスの立上がりによつて反転す
る出力を発生するフリツプ・フロツプ回路である
が、正常状態では、カウンタ１２の出力は低レベ
ルであり且つオア回路１０の出力パルス（第４図
ｇ）によつてリセツトされ続けるので、その出力
は低レベルである（第４図ｍ）。こうして、ほぼ
正常の状態では、アンド回路１５は出力パルスを
生ぜず、オア回路１６はオア回路１０の出力パル
ス（第４図ｇ）のみを同期パルス（第４図ｎ）と
して出力端子１７に送出する。この同期パルス
（第４図ｎ）は、カウンタ７をリセツトするのに
用いる。第４図において、上記のように同期パタ
ーンＳに多少誤りがある場合を点線パターンS′で
示した。

次に、同期パターンＳが標準同期パターンと著
しく異なるか又は全く欠落した場合を説明する。
図では、便宜上欠落した場合を示す。このような
場合は、上述のようにオア回路１０は出力パルス
（第４図ｇ）を発生しない。ゆえに、カウンタ１
２は、リセツトされず、ラツチ回路１３の出力パ
ルス（第４図ｊ）を受けると、その立上がりと共
に立上がり４番目のパルスの立上がりと共に立下
がり、その次のパルスの立上がりで再び立上がる
パルス（第４図ｋ）を発生する。同様にリセツト
されないので、フリツプ・フロツプ回路４は、カ
ウンタ１２の出力パルスの立上がりで反転するパ
ルス、すなわち第４図ｊのパルスの立上がりで立
上がりそれから５番目のパルスの立上がりで立下
がるパルス（第４図ｍ）を発生する。したがつ
て、アンド回路１５はラツチ回路１３の出力パル
ス（第４図ｊ）と同じパルスすなわち第３の同期
パルスを４個生じ、オア回路１６を経て同期パル
ス（第４図ｎ）を出力端子１７に送出する。この
４個の補助同期パルスを送出する間に同期パター
ンＳが正常状態に戻れば、カウンタ１２及びフリ
ツプ・フロツプ回路はリセツトされその後はまた
正常な同期パルスが出力端子１７に得られること
になる。しかし、図示のように、その期間内に同
期パターンＳが正常状態に戻らない場合は、その
期間終了後カウンタ１２の出力は高レベルである
がフリツプ・フロツプ回路１４の出力は低レベル
となるので、同期パルスの送出は停止される。な
お、図示しないが、このとき装置全体を停止させ
るようにしてもよい。このように、一定期間内に
限り補助同期パルスを出すのは、補助同期パルス
を無限に出力すると弊害があるので、これを回避
するためである。

以上説明したとおり、本発明によれば、同期パ
ターンに多少誤りがある場合は補正回路により、
また同期パターンに著しい誤りがある場合は補助
同期パルス発生回路によつて、２重に同期パルス
の位置を予想して同期パルスを補正・補足するの
で確実な同期パルスを得ることができ、したがつ
て受信信号をより有効に使用しうることになる。

なお、本発明は、上述の実施例に限らず、特許
請求の範囲に記載した発明の要旨を逸脱しない範
囲内において種々の変形・変更をしうるものであ
る。

【図面の簡単な説明】

第１図はデジタル同期信号を有する信号系列の
フレーム構成を示す図、第２図は初期化回路に用
いるデジタル同期信号の標準パターンを示す図、
第３図は本発明の実施例を示すブロツク図、第４
図はその動作を示す波形図である。 Ａ……第１の同期パルス発生手段、Ｂ……第２
の同期パルス発生手段、Ｃ……第３の同期パルス
発生手段、１０……第１及び第２同期パルスの論
理和を得る手段、１２，１４……第３の同期パル
スの送出制御手段。

Claims (1)

1. 【特許請求の範囲】 １ デジタル同期信号を含む信号系列に対するク
   ロツク・パルスを得る手段と、 上記信号系列のうち連続する複数フレーム分の
   デジタル同期信号が該同期信号の標準パターンと
   一致したとき第１の同期パルスを発生する手段
   と、 上記信号系列の各フレームのデジタル同期信号
   のパターンと上記標準パターンとのデジタル相関
   値が所定範囲にあるとき相関パルスを発生するデ
   ジタル相関器と、上記クロツク・パルスの所定数
   を計数して上記信号系列のフレーム周期毎に補正
   パルスを出力する第１のカウンタとを含み、上記
   相関パルス及び補正パルスの論理積により第２の
   同期パルスを発生する手段と、 上記クロツク・パルスの所定数を計数して上記
   信号系列のフレーム周期毎に補助パルスを出力す
   る第２のカウンタと、上記第１及び第２の同期パ
   ルスの不在を検出する検出手段とを含み、この検
   出手段の検出出力に基づいて上記補助パルスを抽
   出して第３の同期パルスを得る手段と、 上記第１、第２及び第３の同期パルスの論理和
   を得る手段とを具えたことを特徴とするデジタル
   同期信号検出装置。