JPH05234266A - クロックスキュー補正回路 - Google Patents
クロックスキュー補正回路Info
- Publication number
- JPH05234266A JPH05234266A JP4037559A JP3755992A JPH05234266A JP H05234266 A JPH05234266 A JP H05234266A JP 4037559 A JP4037559 A JP 4037559A JP 3755992 A JP3755992 A JP 3755992A JP H05234266 A JPH05234266 A JP H05234266A
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- JP
- Japan
- Prior art keywords
- clock
- data
- circuit
- skew
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】回路規模の小さなクロックスキュー補正回路を
得る。 【構成】Ｄ型フリップフロップ回路１は、分周回路５の
出力クロックの立ち上がりで入力データ２を取り込み、
データ３を出力する。分周回路５は、シリアルデータに
同期したクロック４を分周してパラレルデータ２に同期
したクロックと同じ周波数としているから、分周回路５
の出力クロックはスキューを含まず、パラレルデータ２
と同期している。また、シリアルデータに同期したクロ
ック４の半周期分位相をずらしているため、Ｄ型フリッ
プフロップ回路１は入力データ２を必ず取り込むことが
できる。従って、出力データ３はスキューを含まないク
ロックに同期していおり、クロックスキューが補正され
たことになる。
得る。 【構成】Ｄ型フリップフロップ回路１は、分周回路５の
出力クロックの立ち上がりで入力データ２を取り込み、
データ３を出力する。分周回路５は、シリアルデータに
同期したクロック４を分周してパラレルデータ２に同期
したクロックと同じ周波数としているから、分周回路５
の出力クロックはスキューを含まず、パラレルデータ２
と同期している。また、シリアルデータに同期したクロ
ック４の半周期分位相をずらしているため、Ｄ型フリッ
プフロップ回路１は入力データ２を必ず取り込むことが
できる。従って、出力データ３はスキューを含まないク
ロックに同期していおり、クロックスキューが補正され
たことになる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルＶＴＲ等の
ディジタル信号記録再生装置に適用するクロックスキュ
ー補正回路に係り、特に、ＳＹＮＣ検出後のクロック矯
正回路に適用して好適なクロックスキュー補正回路に関
する。
ディジタル信号記録再生装置に適用するクロックスキュ
ー補正回路に係り、特に、ＳＹＮＣ検出後のクロック矯
正回路に適用して好適なクロックスキュー補正回路に関
する。
【０００２】
【従来の技術】クロックスキューは、ＳＹＮＣ検出器に
おいて検出したＳＹＮＣパターンにクロックを引き込む
ときに生じる。ＳＹＮＣ検出器では、入力されたデータ
を１ビットずつシフトしながらＳＹＮＣパターンを探
し、これを検出したときはその先頭に同期した位相のク
ロックを生成する。このため、入力データにビットずれ
が生じるとその分だけクロックの位相がずれることにな
る。この新たな位相へクロックを引き込む際に周期の短
いクロックが生じ、クロックスキューとなる。クロック
がスキューを含んでいるとディジタル回路が誤動作する
恐れがあるため、スキューを補正する必要がある。これ
に伴い、データに生じたくびれも補正しなければならな
い。
おいて検出したＳＹＮＣパターンにクロックを引き込む
ときに生じる。ＳＹＮＣ検出器では、入力されたデータ
を１ビットずつシフトしながらＳＹＮＣパターンを探
し、これを検出したときはその先頭に同期した位相のク
ロックを生成する。このため、入力データにビットずれ
が生じるとその分だけクロックの位相がずれることにな
る。この新たな位相へクロックを引き込む際に周期の短
いクロックが生じ、クロックスキューとなる。クロック
がスキューを含んでいるとディジタル回路が誤動作する
恐れがあるため、スキューを補正する必要がある。これ
に伴い、データに生じたくびれも補正しなければならな
い。
【０００３】クロックスキューを補正するための従来技
術は、ＦＩＦＯメモリを利用する方式が知られている。
図２および図３を用いてこの方式について説明する。
術は、ＦＩＦＯメモリを利用する方式が知られている。
図２および図３を用いてこの方式について説明する。
【０００４】図２において、２１は書き込み読み出し非
同期動作のＦＩＦＯメモリ、２２は読み出しリセット信
号生成回路、２３はデータ入力端子、２４はデータ出力
端子、２５は書き込みクロック入力端子、２６はＳＹＮ
Ｃ信号入力端子、２７は読み出しクロック入力端子であ
る。
同期動作のＦＩＦＯメモリ、２２は読み出しリセット信
号生成回路、２３はデータ入力端子、２４はデータ出力
端子、２５は書き込みクロック入力端子、２６はＳＹＮ
Ｃ信号入力端子、２７は読み出しクロック入力端子であ
る。
【０００５】図３は図２のクロックスキュー補正回路の
動作を示すタイミングチャートであり、(a)は２５に入
力されるスキューを含む書き込みクロック、(b)は２３
に入力される入力データ、(c)は２６に入力されるＳＹ
ＮＣ信号、(d)は２７に入力されるスキューを含まない
読み出しクロック、(e)は２２から出力される読み出し
リセット信号、(f)は２４から出力される出力データで
ある。
動作を示すタイミングチャートであり、(a)は２５に入
力されるスキューを含む書き込みクロック、(b)は２３
に入力される入力データ、(c)は２６に入力されるＳＹ
ＮＣ信号、(d)は２７に入力されるスキューを含まない
読み出しクロック、(e)は２２から出力される読み出し
リセット信号、(f)は２４から出力される出力データで
ある。
【０００６】ＦＩＦＯメモリ２１は、ＳＹＮＣ信号(c)
がローレベルになると内部の書き込みアドレスカウンタ
がリセットされ、入力データ(b)は０番地に書き込まれ
る。これ以降、書き込みアドレスカウンタは書き込みク
ロック(a)毎に１ずつインクリメントされ、入力データ
(b)は順々にＦＩＦＯメモリ２１に書き込まれる。読み
出し側も同様に、読み出しリセット信号(e)がローレベ
ルになると内部の読み出しアドレスカウンタがリセット
され、０番地から出力データ(f)が読み出される。これ
以降、読み出しアドレスカウンタは読み出しクロック
(d)毎に１ずつインクリメントされ、出力データは順々
にＦＩＦＯメモリ２１から読み出される。ここで、スキ
ューを含まないクロック(d)でＦＩＦＯメモリ２１から
データを読み出しているため、出力データ(f)はくびれ
を含まず、クロックスキューが補正される。
がローレベルになると内部の書き込みアドレスカウンタ
がリセットされ、入力データ(b)は０番地に書き込まれ
る。これ以降、書き込みアドレスカウンタは書き込みク
ロック(a)毎に１ずつインクリメントされ、入力データ
(b)は順々にＦＩＦＯメモリ２１に書き込まれる。読み
出し側も同様に、読み出しリセット信号(e)がローレベ
ルになると内部の読み出しアドレスカウンタがリセット
され、０番地から出力データ(f)が読み出される。これ
以降、読み出しアドレスカウンタは読み出しクロック
(d)毎に１ずつインクリメントされ、出力データは順々
にＦＩＦＯメモリ２１から読み出される。ここで、スキ
ューを含まないクロック(d)でＦＩＦＯメモリ２１から
データを読み出しているため、出力データ(f)はくびれ
を含まず、クロックスキューが補正される。
【０００７】
【発明が解決しようとする課題】上記従来のクロックス
キュー補正回路では、ＦＩＦＯメモリ２１や読み出しリ
セット信号生成回路２２が必要であり、回路規模が大き
くなるという問題があった。
キュー補正回路では、ＦＩＦＯメモリ２１や読み出しリ
セット信号生成回路２２が必要であり、回路規模が大き
くなるという問題があった。
【０００８】本発明の目的は、回路規模の小さなクロッ
クスキュー補正回路を提供することにある。
クスキュー補正回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロックスキュー補正回路は、入力クロッ
クに同期してパラレルデータを取り込むレジスタと、ク
ロックを分周する手段とを有し、前記レジスタに入力す
るパラレルデータはシリアルデータをシリアルパラレル
変換したものとし、前記クロックを分周する手段は前記
シリアルデータに同期したクロックの分周クロックを出
力し、前記レジスタの入力クロックは前記分周クロック
とする。
に、本発明のクロックスキュー補正回路は、入力クロッ
クに同期してパラレルデータを取り込むレジスタと、ク
ロックを分周する手段とを有し、前記レジスタに入力す
るパラレルデータはシリアルデータをシリアルパラレル
変換したものとし、前記クロックを分周する手段は前記
シリアルデータに同期したクロックの分周クロックを出
力し、前記レジスタの入力クロックは前記分周クロック
とする。
【００１０】
【作用】クロックスキューを補正するには、入力データ
と同一の周波数でスキューを含まないクロックにデータ
を乗せ換えれば良い。しかし、入力データと新たなクロ
ックが非同期であると、位相差が０に近くなる場合があ
り、このときレジスタの性能によりデータを取り込めな
くなることがある。
と同一の周波数でスキューを含まないクロックにデータ
を乗せ換えれば良い。しかし、入力データと新たなクロ
ックが非同期であると、位相差が０に近くなる場合があ
り、このときレジスタの性能によりデータを取り込めな
くなることがある。
【００１１】そこで、本発明では、ＳＹＮＣ検出器に入
力する以前のシリアルデータに同期したクロックを分周
して新たなクロックとしている。このため、この分周ク
ロックは入力データに同期し、かつ、スキューを含んで
いない。また、スキューにより生じるクロックのずれ量
はシリアルデータに同期したクロック１周期分を単位と
しているから、分周する際に入力データに同期したクロ
ックに対してシリアルデータに同期したクロック半周期
分位相をずらすことにより、レジスタは必ずデータを取
り込むことができる。
力する以前のシリアルデータに同期したクロックを分周
して新たなクロックとしている。このため、この分周ク
ロックは入力データに同期し、かつ、スキューを含んで
いない。また、スキューにより生じるクロックのずれ量
はシリアルデータに同期したクロック１周期分を単位と
しているから、分周する際に入力データに同期したクロ
ックに対してシリアルデータに同期したクロック半周期
分位相をずらすことにより、レジスタは必ずデータを取
り込むことができる。
【００１２】以上より、クロックスキューが補正される
ことが分かる。
ことが分かる。
【００１３】
【実施例】図１は本発明によるクロックスキュー補正回
路の第１の実施例である。図１において、１はＤ型フリ
ップフロップ回路、２はデータ入力端子、３はデータ出
力端子、４はクロック入力端子、５は分周回路である。
路の第１の実施例である。図１において、１はＤ型フリ
ップフロップ回路、２はデータ入力端子、３はデータ出
力端子、４はクロック入力端子、５は分周回路である。
【００１４】図４は図１のクロックスキュー補正回路の
動作を示すタイミングチャートである。図４において、
(a)はデータ入力端子２に入力されるパラレルデータ、
(b)はパラレルデータに同期したクロック、(c)はクロッ
ク入力端子５に入力されるシリアルデータに同期したク
ロック、(d)は分周回路５から出力されるクロック、(e)
はデータ出力端子４から出力されるデータである。Ｄ型
フリップフロップ回路１は、クロック(d)の立ち上がり
で入力データ(a)を取り込み、データ(e)を出力する。ク
ロック(d)は、クロック(c)を分周してクロック(b)と同
じ周波数としたものであるから、クロック(d)はスキュ
ーを含まず、クロック(a)と同期している。また、クロ
ック(c)の半周期分位相をずらしているため、Ｄ型フリ
ップフロップ回路１は入力データ(a)を必ず取り込むこ
とができる。従って、出力データ(e)はスキューを含ま
ないクロック(d)に同期しており、クロックスキューが
補正されたことになる。
動作を示すタイミングチャートである。図４において、
(a)はデータ入力端子２に入力されるパラレルデータ、
(b)はパラレルデータに同期したクロック、(c)はクロッ
ク入力端子５に入力されるシリアルデータに同期したク
ロック、(d)は分周回路５から出力されるクロック、(e)
はデータ出力端子４から出力されるデータである。Ｄ型
フリップフロップ回路１は、クロック(d)の立ち上がり
で入力データ(a)を取り込み、データ(e)を出力する。ク
ロック(d)は、クロック(c)を分周してクロック(b)と同
じ周波数としたものであるから、クロック(d)はスキュ
ーを含まず、クロック(a)と同期している。また、クロ
ック(c)の半周期分位相をずらしているため、Ｄ型フリ
ップフロップ回路１は入力データ(a)を必ず取り込むこ
とができる。従って、出力データ(e)はスキューを含ま
ないクロック(d)に同期しており、クロックスキューが
補正されたことになる。
【００１５】データ(a)のスキューが生じていた期間の
データＰ０は、クロック(d)の一周期よりも短いため、
Ｄ型フリップフロップ回路１で取り込めない場合も生じ
る。しかし、クロックスキューは何らかの誤りにより生
じるため、データＰ０は無効である場合が多い。特に、
ＳＹＮＣ検出器で生じるクロックスキューではＰ０は誤
りデータであり、Ｐ０が失われても問題はない。
データＰ０は、クロック(d)の一周期よりも短いため、
Ｄ型フリップフロップ回路１で取り込めない場合も生じ
る。しかし、クロックスキューは何らかの誤りにより生
じるため、データＰ０は無効である場合が多い。特に、
ＳＹＮＣ検出器で生じるクロックスキューではＰ０は誤
りデータであり、Ｐ０が失われても問題はない。
【００１６】本実施例によれば、クロックスキュー補正
回路の回路規模を小さくする効果がある。
回路の回路規模を小さくする効果がある。
【００１７】図５は、本発明によるＳＹＮＣ検出回路の
実施例である。図５において、５１は本発明によるクロ
ックスキュー回路、５２はＳＹＮＣ検出器、５３はＤ型
フリップフロップ回路、５４はデータ入力端子、５５は
ＳＹＮＣ信号出力端子である。ＳＹＮＣ検出器５２は、
データ入力端子５４から入力したデータからＳＹＮＣパ
ターンを検出し、ＳＹＮＣ信号と入力データをＳＹＮＣ
信号に同期させたデータを出力する。ＳＹＮＣ検出器５
２の出力データは、クロックスキュー補正回路５１に入
力され、スキューが取り除かれる。ＳＹＮＣ検出器５２
から出力されたＳＹＮＣ信号は、Ｄ型フリップフロップ
回路５３によりクロックスキュー補正回路５１によりデ
ータに生じる時間遅延と同じだけ遅延されて、ＳＹＮＣ
信号出力端子５５から出力される。
実施例である。図５において、５１は本発明によるクロ
ックスキュー回路、５２はＳＹＮＣ検出器、５３はＤ型
フリップフロップ回路、５４はデータ入力端子、５５は
ＳＹＮＣ信号出力端子である。ＳＹＮＣ検出器５２は、
データ入力端子５４から入力したデータからＳＹＮＣパ
ターンを検出し、ＳＹＮＣ信号と入力データをＳＹＮＣ
信号に同期させたデータを出力する。ＳＹＮＣ検出器５
２の出力データは、クロックスキュー補正回路５１に入
力され、スキューが取り除かれる。ＳＹＮＣ検出器５２
から出力されたＳＹＮＣ信号は、Ｄ型フリップフロップ
回路５３によりクロックスキュー補正回路５１によりデ
ータに生じる時間遅延と同じだけ遅延されて、ＳＹＮＣ
信号出力端子５５から出力される。
【００１８】本実施例によれば、ＳＹＮＣ検出回路の回
路規模を小さくする効果がある。
路規模を小さくする効果がある。
【００１９】
【発明の効果】本発明によれば小規模な回路によりクロ
ックスキュー補正回路を提供することができる。
ックスキュー補正回路を提供することができる。
【図１】本発明によるクロックスキュー補正回路の第１
のブロック図。
のブロック図。
【図２】従来技術のクロックスキュー補正回路図。
【図３】図２のタイミングチャート。
【図４】図１のタイミングチャート。
【図５】本発明によるＳＹＮＣ検出回路の実施例のブロ
ック図。
ック図。
１…Ｄ型フリップフロップ回路、２…データ入力端子、
３…データ出力端子、４…クロック入力端子、５…分周
回路。
３…データ出力端子、４…クロック入力端子、５…分周
回路。
Claims (1)
- 【請求項１】入力クロックに同期してパラレルデータを
取り込むレジスタと、クロックを分周する手段とを有
し、前記レジスタに入力する前記パラレルデータはシリ
アルデータをシリアルパラレル変換したものとし、前記
クロックを分周する手段は前記シリアルデータに同期し
たクロックの分周クロックを出力し、前記レジスタの前
記入力クロックは前記分周クロックとすることを特徴と
するクロックスキュー補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03755992A JP3364943B2 (ja) | 1992-02-25 | 1992-02-25 | クロックスキュー補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03755992A JP3364943B2 (ja) | 1992-02-25 | 1992-02-25 | クロックスキュー補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05234266A true JPH05234266A (ja) | 1993-09-10 |
| JP3364943B2 JP3364943B2 (ja) | 2003-01-08 |
Family
ID=12500877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03755992A Expired - Fee Related JP3364943B2 (ja) | 1992-02-25 | 1992-02-25 | クロックスキュー補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3364943B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032938A (ja) * | 2013-08-01 | 2015-02-16 | セイコーエプソン株式会社 | 半導体集積回路装置、電子機器、及び、メモリー制御方法 |
-
1992
- 1992-02-25 JP JP03755992A patent/JP3364943B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032938A (ja) * | 2013-08-01 | 2015-02-16 | セイコーエプソン株式会社 | 半導体集積回路装置、電子機器、及び、メモリー制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3364943B2 (ja) | 2003-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |