JP2960761B2 - Ｔｄｍａ信号用エラスティックバッファ - Google Patents
Ｔｄｍａ信号用エラスティックバッファInfo
- Publication number
- JP2960761B2 JP2960761B2 JP2188870A JP18887090A JP2960761B2 JP 2960761 B2 JP2960761 B2 JP 2960761B2 JP 2188870 A JP2188870 A JP 2188870A JP 18887090 A JP18887090 A JP 18887090A JP 2960761 B2 JP2960761 B2 JP 2960761B2
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- clock
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Relay Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ｎチャネルのTDMA信号を用いた移動体シ
ステムにおいて、１フレームが正規フレームからずれて
受信された場合、各バーストの位置を修正して正規のフ
レームに戻し、同時に受信バーストから再生された揺ら
ぎのあるクロックから自局システム内のクロックに読み
替えるエラスティックバッファに関する。
ステムにおいて、１フレームが正規フレームからずれて
受信された場合、各バーストの位置を修正して正規のフ
レームに戻し、同時に受信バーストから再生された揺ら
ぎのあるクロックから自局システム内のクロックに読み
替えるエラスティックバッファに関する。
［従来の技術］ 第３図Ａは、ｎチャネルのTDMA（Time Division Mult
iple Access）信号の正規の１フレームの構成を示した
ものである。
iple Access）信号の正規の１フレームの構成を示した
ものである。
この１フレームは、各チャネルに対応して連続して配
されたタイムスロットTS1〜TSnのバーストでもって構成
される。各バーストは、Ｙビットのプリアンブル領域
と、これに続くＸビットのデータ領域でもって構成され
る。
されたタイムスロットTS1〜TSnのバーストでもって構成
される。各バーストは、Ｙビットのプリアンブル領域
と、これに続くＸビットのデータ領域でもって構成され
る。
プリアンブル領域は、第４図に示すように、各バース
ト間の信号衝突を避けるための無信号期間であるガード
タイム部、ビット同期信号が配されるビット同期部、フ
レーム同期信号が配されるフレーム同期部およびタイム
スロットナンバー（TSN）データが配されるTSN部が設け
られる。
ト間の信号衝突を避けるための無信号期間であるガード
タイム部、ビット同期信号が配されるビット同期部、フ
レーム同期信号が配されるフレーム同期部およびタイム
スロットナンバー（TSN）データが配されるTSN部が設け
られる。
第３図Ｂは、正規のフレームからずれて受信された場
合の例である。つまり、各バーストに位置変動が生じる
と共に、各タイムスロットTS1〜TSnの期間に変動を生じ
る。
合の例である。つまり、各バーストに位置変動が生じる
と共に、各タイムスロットTS1〜TSnの期間に変動を生じ
る。
このように変動を生じたものに対して、各バーストの
位置を修正して正規のフレームに戻し（バースト位置リ
タイミング）、同時に受信バーストから再生された揺ら
ぎのあるクロックから自局システム内のクロックに読み
替え（リクロッキング）、次段回路を安定して動作させ
るエラスティックバッファとして、従来、第５図に示す
ように、（直並列変換＋並直列変換）の構成が考えられ
ている。
位置を修正して正規のフレームに戻し（バースト位置リ
タイミング）、同時に受信バーストから再生された揺ら
ぎのあるクロックから自局システム内のクロックに読み
替え（リクロッキング）、次段回路を安定して動作させ
るエラスティックバッファとして、従来、第５図に示す
ように、（直並列変換＋並直列変換）の構成が考えられ
ている。
つまり、ｎ個のｍビットシフトレジスタSR1〜SRnが使
用され、それぞれよりｍ〜ｎ×ｍビット遅れの信号が出
力される。そして、切換器SELでもって位置誤差量情報
に基づいて信号が切換えられ、各バーストの位置修正が
行なわれる。
用され、それぞれよりｍ〜ｎ×ｍビット遅れの信号が出
力される。そして、切換器SELでもって位置誤差量情報
に基づいて信号が切換えられ、各バーストの位置修正が
行なわれる。
［発明が解決しようとする課題］ この第５図に示すようなエラスティックバッファにお
いては、細かな位置修正を行なう場合には、ｍを小さく
しなければならない。逆に、ｍを小さくした場合、多量
のビット数をずらすときには、ｎを大きくしなければな
らない。つまり、遅延量や精度に応じた設計が必要とな
る。
いては、細かな位置修正を行なう場合には、ｍを小さく
しなければならない。逆に、ｍを小さくした場合、多量
のビット数をずらすときには、ｎを大きくしなければな
らない。つまり、遅延量や精度に応じた設計が必要とな
る。
そこで、この発明では、遅延量等に応じた設計変更を
することなく、正確に位置修正を行ない得るようにした
ものである。
することなく、正確に位置修正を行ない得るようにした
ものである。
［課題を解決するための手段］ この発明は、受信したｎチャネルのTDMA信号の各バー
ストのデータビットのみをそれぞれ取り込むｎ個のFIFO
メモリと、スタート信号が供給され、このスタート信号
の供給時点からプリアンブルビット数をカウントし、カ
ウント終了時点で第１のエンド信号を出力するプリアン
ブル数カウント回路と、第１のエンド信号が供給され、
この第１のエンド信号の供給時点からデータビット数を
カウントし、カウント期間はFIFOメモリにシフトアウト
クロックを供給し、カウント終了時点で第２のエンド信
号を出力するデータビット数クロック発生回路と、プリ
アンブル数カウント回路とデータビット数クロック発生
回路にクロックを供給するシステムクロック発生回路
と、スタート要求信号と第２のエンド信号が供給され、
これらの供給時点でスタート信号を出力するスタート信
号発生回路と、ｎ個のFIFOメモリにTDMA信号の各バース
トのデータが全て取り込まれた時点でスタート要求信号
を出力すると共に、データビット数クロック発生回路よ
りシフトアウトクロックが供給されるFIFOメモリを、カ
ウント期間毎に順次切り替える制御回路とを備えるもの
である。
ストのデータビットのみをそれぞれ取り込むｎ個のFIFO
メモリと、スタート信号が供給され、このスタート信号
の供給時点からプリアンブルビット数をカウントし、カ
ウント終了時点で第１のエンド信号を出力するプリアン
ブル数カウント回路と、第１のエンド信号が供給され、
この第１のエンド信号の供給時点からデータビット数を
カウントし、カウント期間はFIFOメモリにシフトアウト
クロックを供給し、カウント終了時点で第２のエンド信
号を出力するデータビット数クロック発生回路と、プリ
アンブル数カウント回路とデータビット数クロック発生
回路にクロックを供給するシステムクロック発生回路
と、スタート要求信号と第２のエンド信号が供給され、
これらの供給時点でスタート信号を出力するスタート信
号発生回路と、ｎ個のFIFOメモリにTDMA信号の各バース
トのデータが全て取り込まれた時点でスタート要求信号
を出力すると共に、データビット数クロック発生回路よ
りシフトアウトクロックが供給されるFIFOメモリを、カ
ウント期間毎に順次切り替える制御回路とを備えるもの
である。
［作 用］ 上述構成において、１フレームを構成する各バースト
のデータ１〜データｎが、それぞれｎ個のFIFOメモリ41
〜4nに入力された後に、プリアンブルビット数カウント
→FIFOメモリ41のデータ読み出し→プリアンブルビット
数のカウント→FIFOメモリ42のデータ読み出し→・・・
が繰り返えされ、受信データのバースト位置リタイミン
グおよびリクロッキングが行なわれる。
のデータ１〜データｎが、それぞれｎ個のFIFOメモリ41
〜4nに入力された後に、プリアンブルビット数カウント
→FIFOメモリ41のデータ読み出し→プリアンブルビット
数のカウント→FIFOメモリ42のデータ読み出し→・・・
が繰り返えされ、受信データのバースト位置リタイミン
グおよびリクロッキングが行なわれる。
つまり、データを蓄えるメモリに入出力完全非同期の
FIFOメモリを使用し、一旦蓄えたデータを出力側で正規
フレームにあったタイミングでもって読み出すので、正
規フレームに完全に一致したデータを出力することが可
能となる。
FIFOメモリを使用し、一旦蓄えたデータを出力側で正規
フレームにあったタイミングでもって読み出すので、正
規フレームに完全に一致したデータを出力することが可
能となる。
［実 施 例］ 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。
ついて説明する。
同図において、受信されたｎチャネルのTDMA信号は、
タイミング再生回路１に供給される。このタイミング再
生回路１では、各バーストのプリアンブル領域に含まれ
るビット同期信号に同期したクロックが再生される。
タイミング再生回路１に供給される。このタイミング再
生回路１では、各バーストのプリアンブル領域に含まれ
るビット同期信号に同期したクロックが再生される。
タイミング再生回路１を通過するTDMA信号のデータお
よびクロックはフレーム同期信号照合回路２に供給され
る。この照合回路２では、各バーストのプリアンブル領
域に含まれるフレーム同期信号の検出が行なわれる。フ
レーム同期信号が検出されるときには、TDMA信号のデー
タがタイムスロットナンバー判定器３に供給される。
よびクロックはフレーム同期信号照合回路２に供給され
る。この照合回路２では、各バーストのプリアンブル領
域に含まれるフレーム同期信号の検出が行なわれる。フ
レーム同期信号が検出されるときには、TDMA信号のデー
タがタイムスロットナンバー判定器３に供給される。
判定器３ではプリアンブル領域に含まれるTSNデータ
からTSN（タイムスロットナンバー）が判定される。そ
して、TSNが１〜ｎであるとき、データ領域のデータは
それぞれFIFO（ファーストインファーストアウト）メモ
リ41〜4nに供給されて取り込まれる。つまり、FIFOメモ
リ41〜4nには、それぞれ各バーストのデータ１〜データ
ｎが取り込まれる。
からTSN（タイムスロットナンバー）が判定される。そ
して、TSNが１〜ｎであるとき、データ領域のデータは
それぞれFIFO（ファーストインファーストアウト）メモ
リ41〜4nに供給されて取り込まれる。つまり、FIFOメモ
リ41〜4nには、それぞれ各バーストのデータ１〜データ
ｎが取り込まれる。
なお、FIFOメモリ41〜4nには、タイミング再生回路１
で再生されたクロック、したがってデータ１〜データｎ
に同期したクロックが供給され、このクロックのタイミ
ングでデータ１〜データｎが取り込まれる。
で再生されたクロック、したがってデータ１〜データｎ
に同期したクロックが供給され、このクロックのタイミ
ングでデータ１〜データｎが取り込まれる。
また、５は制御用のCPU（以下「制御CPU」という）で
ある。FIFOメモリ41〜4nにそれぞれ各バーストのデータ
１〜データｎが全て取り込まれると、そのことを示すデ
ータDIEがそれぞれのFIFOメモリ41〜4nより出力され、
このデータDIEが制御CPU5に供給される。
ある。FIFOメモリ41〜4nにそれぞれ各バーストのデータ
１〜データｎが全て取り込まれると、そのことを示すデ
ータDIEがそれぞれのFIFOメモリ41〜4nより出力され、
このデータDIEが制御CPU5に供給される。
制御CPU5からは、データDIEに基づいて、FIFOメモリ4
1〜4nに各バーストのデータ１〜データｎが入力し終っ
た時点で、スタート要求信号SRQ（第２図Ｂに図示）が
出力される。このスタート要求信号SRQはアンドゲート
６に入力される。このアンドゲート６の出力信号は、ス
タート信号START（同図Ｃに図示）としてプリアンブル
ビット数カウント回路７に入力される。このカウント回
路７には、システムクロック発生回路８よりシステムク
ロックSYSCLK（同図Ａに図示）が供給される。
1〜4nに各バーストのデータ１〜データｎが入力し終っ
た時点で、スタート要求信号SRQ（第２図Ｂに図示）が
出力される。このスタート要求信号SRQはアンドゲート
６に入力される。このアンドゲート６の出力信号は、ス
タート信号START（同図Ｃに図示）としてプリアンブル
ビット数カウント回路７に入力される。このカウント回
路７には、システムクロック発生回路８よりシステムク
ロックSYSCLK（同図Ａに図示）が供給される。
カウント回路７では、スタート信号STRTの入力後にプ
リアンブルビット数Ｙがカウントされ、カウントが終る
と、エンド信号END1（同図Ｄに図示）が出力される。こ
のエンド信号END1は、データビット数クロック発生回路
９に供給される。このクロック発生回路９には、システ
ムクロック発生回路８よりシステムクロックSYSCLKが供
給される。
リアンブルビット数Ｙがカウントされ、カウントが終る
と、エンド信号END1（同図Ｄに図示）が出力される。こ
のエンド信号END1は、データビット数クロック発生回路
９に供給される。このクロック発生回路９には、システ
ムクロック発生回路８よりシステムクロックSYSCLKが供
給される。
クロック発生回路９では、エンド信号END1の入力後に
データビット数Ｘがカウントされる。そして、カウント
期間はデータビット数ＸのシフトアウトクロックSOCK
（同図Ｅに図示）が出力され、このシフトアウトクロッ
クSOCKはFIFOメモリ41〜4nに供給される。この場合、制
御CPU5により切替制御信号SWCが供給され、シフトアウ
トクロックSOCKが供給されるFIFOメモリが、カウント期
間毎に、41、42、43、・・・の順に切り替えられる。
データビット数Ｘがカウントされる。そして、カウント
期間はデータビット数ＸのシフトアウトクロックSOCK
（同図Ｅに図示）が出力され、このシフトアウトクロッ
クSOCKはFIFOメモリ41〜4nに供給される。この場合、制
御CPU5により切替制御信号SWCが供給され、シフトアウ
トクロックSOCKが供給されるFIFOメモリが、カウント期
間毎に、41、42、43、・・・の順に切り替えられる。
また、カウントが終ると、エンド信号END2（同図Ｆに
図示）が出力される。このエンド信号END2は、アンドゲ
ート６に入力される。
図示）が出力される。このエンド信号END2は、アンドゲ
ート６に入力される。
また、シフトアウトクロックSOCKでもってFIFOメモリ
41〜4nより出力される各バーストのデータ１〜データｎ
は、それぞれオアゲート10に入力され、このオアゲート
10の出力信号がエラスティックバッファの出力データと
なる。
41〜4nより出力される各バーストのデータ１〜データｎ
は、それぞれオアゲート10に入力され、このオアゲート
10の出力信号がエラスティックバッファの出力データと
なる。
以上の構成において、受信されたｎチャネルのTDMA信
号が供給されると、各バーストのデータ１〜データｎが
それぞれFIFOメモリ41〜4nに順次取り込まれる。
号が供給されると、各バーストのデータ１〜データｎが
それぞれFIFOメモリ41〜4nに順次取り込まれる。
FIFOメモリ41〜4nにデータ１〜データｎの全てが入力
し終った時点で、制御CPU5よりスタート要求信号SRQが
出力され、アンドゲート６よりスタート信号STARTがカ
ウント回路７に供給される。
し終った時点で、制御CPU5よりスタート要求信号SRQが
出力され、アンドゲート６よりスタート信号STARTがカ
ウント回路７に供給される。
カウント回路７でプリアンブルビット数Ｙのカウント
が終ると、エンド信号END1が出力されてクロック発生回
路９に供給される。そして、データビット数Ｘがカウン
トされて、データビット数ＸのシフトアウトクロックSO
CKが出力される。このシフトアウトクロックSOCKは、制
御CPU5からの切替制御信号SWCに基づいてFIFOメモリ41
に供給される。
が終ると、エンド信号END1が出力されてクロック発生回
路９に供給される。そして、データビット数Ｘがカウン
トされて、データビット数ＸのシフトアウトクロックSO
CKが出力される。このシフトアウトクロックSOCKは、制
御CPU5からの切替制御信号SWCに基づいてFIFOメモリ41
に供給される。
これによりFIFOメモリ41によりデータ１が順次出力さ
れ、これがオアゲート10を介して出力される。
れ、これがオアゲート10を介して出力される。
また、クロック発生回路９でデータビット数Ｘのカウ
ントが終わり、FIFOメモリ41からデータ１の出力が終る
と、クロック発生回路９よりエンド信号END2が出力さ
れ、アンドゲート６よりスタート信号STARTがカウント
回路７に供給される。
ントが終わり、FIFOメモリ41からデータ１の出力が終る
と、クロック発生回路９よりエンド信号END2が出力さ
れ、アンドゲート６よりスタート信号STARTがカウント
回路７に供給される。
カウント回路７でプリアンブルビット数Ｙのカウント
が終ると、エンド信号END1が出力されてクロック発生回
路９に供給される。そして、データビット数Ｘがカウン
トされて、データビット数ＸのシフトアウトクロックSO
CKが出力される。このシフトアウトクロックSOCKは、制
御CPU5からの切替制御信号SWCに基づいてFIFOメモリ42
に供給される。
が終ると、エンド信号END1が出力されてクロック発生回
路９に供給される。そして、データビット数Ｘがカウン
トされて、データビット数ＸのシフトアウトクロックSO
CKが出力される。このシフトアウトクロックSOCKは、制
御CPU5からの切替制御信号SWCに基づいてFIFOメモリ42
に供給される。
これによりFIFOメモリ42よりデータ２が順次出力さ
れ、これがオアゲート10を介して出力される。
れ、これがオアゲート10を介して出力される。
以下、上述したと同様の動作が繰り返され、プリアン
ブルビット数Ｙの間隔をもって、FIFO43〜4nよりデータ
３〜データｎが順次出力され、これがオアゲート10を介
して出力される。
ブルビット数Ｙの間隔をもって、FIFO43〜4nよりデータ
３〜データｎが順次出力され、これがオアゲート10を介
して出力される。
したがって、受信したｎチャネルのTDMA信号が、例え
ば第３図Ｂに示すように各バーストの位置が変動したも
のであっても、同図Ａに示すように正規フレームのタイ
ミングでもって出力される。つまり、各バースト位置が
修正され、バースト位置リタイミングが行なわれる。ま
た、クロック発生回路９はシステムクロックSYSCLKによ
って動作しているため、タイミング再生回路１で再生さ
れた揺らぎのあるクロックから自局システム内のクロッ
クへの読み替えが行なわれ、リクロッキングが行なわれ
る。
ば第３図Ｂに示すように各バーストの位置が変動したも
のであっても、同図Ａに示すように正規フレームのタイ
ミングでもって出力される。つまり、各バースト位置が
修正され、バースト位置リタイミングが行なわれる。ま
た、クロック発生回路９はシステムクロックSYSCLKによ
って動作しているため、タイミング再生回路１で再生さ
れた揺らぎのあるクロックから自局システム内のクロッ
クへの読み替えが行なわれ、リクロッキングが行なわれ
る。
なお、上述実施例においては、FIFOメモリ41〜4nから
は、この順序でもってデータが出力されるようにしたも
のであるが、切替制御信号SWCの制御によって、任意の
順番とすることができる。
は、この順序でもってデータが出力されるようにしたも
のであるが、切替制御信号SWCの制御によって、任意の
順番とすることができる。
［発明の効果］ 以上説明したように、この発明によれば、データを蓄
えるメモリに入出力完全非同期のFIFOメモリを複数個使
用し、各FIFOメモリに蓄えられた各バーストのデータ
を、システムクロックで動作するプリアンブルビット数
カウント回路とデータビット数クロック発生回路で発生
するタイミングで読み出して出力データとするので、受
信されたTDMA信号のバースト位置変動がどのようなもの
であっても、設計変更を必要とすることなく、バースト
位置リタイミングおよびリクロッキングを正確に行なう
ことができる。
えるメモリに入出力完全非同期のFIFOメモリを複数個使
用し、各FIFOメモリに蓄えられた各バーストのデータ
を、システムクロックで動作するプリアンブルビット数
カウント回路とデータビット数クロック発生回路で発生
するタイミングで読み出して出力データとするので、受
信されたTDMA信号のバースト位置変動がどのようなもの
であっても、設計変更を必要とすることなく、バースト
位置リタイミングおよびリクロッキングを正確に行なう
ことができる。
【図面の簡単な説明】 第１図はこの発明の一実施例を示す構成図、第２図はそ
の動作説明のための図、第３図はTDMA信号の１フレーム
の構成を示す図、第４図はプリアンブルの構成を示す
図、第５図はエラスティックバッファの一例の構成図で
ある。 １……タイミング再生回路 ２……フレーム同期信号照合回路 ３……タイムスロットナンバー判定器 41〜4n……FIFOメモリ ５……制御用のCPU ６……アンドゲート ７……プリアンブルビット数カウント回路 ８……システムクロック発生回路 ９……データビット数クロック発生回路 10……オアゲート
の動作説明のための図、第３図はTDMA信号の１フレーム
の構成を示す図、第４図はプリアンブルの構成を示す
図、第５図はエラスティックバッファの一例の構成図で
ある。 １……タイミング再生回路 ２……フレーム同期信号照合回路 ３……タイムスロットナンバー判定器 41〜4n……FIFOメモリ ５……制御用のCPU ６……アンドゲート ７……プリアンブルビット数カウント回路 ８……システムクロック発生回路 ９……データビット数クロック発生回路 10……オアゲート
Claims (1)
- 【請求項１】受信したｎチャネルのTDMA信号の各バース
トのデータビットのみをそれぞれ取り込むｎ個のFIFOメ
モリと、 スタート信号が供給され、このスタート信号の供給時点
からプリアンブルビット数をカウントし、カウント終了
時点で第１のエンド信号を出力するプリアンブル数カウ
ント回路と、 上記第１のエンド信号が供給され、この第１のエンド信
号の供給時点からデータビット数をカウントし、カウン
ト期間は上記FIFOメモリにシフトアウトクロックを供給
し、カウント終了時点で第２のエンド信号を出力するデ
ータビット数クロック発生回路と、 上記プリアンブル数カウント回路と上記データビット数
クロック発生回路にクロックを供給するシステムクロッ
ク発生回路と、 スタート要求信号と上記第２のエンド信号が供給され、
これらの供給時点で上記スタート信号を出力するスター
ト信号発生回路と、 上記ｎ個のFIFOメモリにTDMA信号の各バーストのデータ
が全て取り込まれた時点で上記スタート要求信号を出力
すると共に、上記データビット数クロック発生回路より
シフトアウトクロックが供給されるFIFOメモリを、上記
カウント期間毎に順次切り替える制御回路とを備えるTD
MA信号用エラスティックバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188870A JP2960761B2 (ja) | 1990-07-17 | 1990-07-17 | Ｔｄｍａ信号用エラスティックバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188870A JP2960761B2 (ja) | 1990-07-17 | 1990-07-17 | Ｔｄｍａ信号用エラスティックバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0477135A JPH0477135A (ja) | 1992-03-11 |
| JP2960761B2 true JP2960761B2 (ja) | 1999-10-12 |
Family
ID=16231318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188870A Expired - Fee Related JP2960761B2 (ja) | 1990-07-17 | 1990-07-17 | Ｔｄｍａ信号用エラスティックバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2960761B2 (ja) |
-
1990
- 1990-07-17 JP JP2188870A patent/JP2960761B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477135A (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |